(1) 容量。SDRAM的容量經(jīng)常用XX存儲單元×X體×每個存儲單元的位數(shù)來表示。例如某SDRAM芯片的容量為4M×4×8bit，表明該存儲器芯片的容量為16 M字節(jié)。或128 M bit。

　　(2) 時鐘周期。它代表SDRAM所能運行的最大頻率。顯然，這個數(shù)字越小說明SDRAM芯片所能運行的頻率就越高。

　　對于一片普通的PC-100 SDRAM來說，它芯片上的標識10代表了它的運行時鐘周期為10  ns，即可以在100 MHz的外頻下正常工作。例如芯片上標有7.5，表示它可以運行在133MHz的頻率上。

　　(3) 存取時間。目前大多數(shù)SDRAM芯片的存取時間為5、6、7、8或10 ns，但這可不同于系統(tǒng)時鐘頻率。比如芯片廠家給出的存取時間為7 ns而不是存取周期。因此，它的系統(tǒng)時鐘周期要長一些，例如10 ns，即外頻為100 MHz。

　　(4) CAS的延遲時間。這是列地址脈沖的反應(yīng)時間?，F(xiàn)在大多數(shù)的SDRAM(當外頻為100 MHz時)都能運行在CASLatency(CL)＝2或3的模式下，也就是說，這時它們讀取數(shù)據(jù)的延遲時間可以是兩個時鐘周期也可以是三個時鐘周期。在SDRAM的制造過程中，可以將這個特性寫入SDRAM的EEPROM中，在開機時主板的BIOS就會檢查此項內(nèi)容，并以CL＝2這一默認的模式運行。

　　(5) 綜合性能的評價。對于PC 100內(nèi)存來說，就是要求當CL＝3的時候，tCK(時鐘周期) 的數(shù)值要小于10 ns，tAC要小于6 ns。至于為什么要強調(diào)是CL＝3的時候呢，這是因為對于同一個內(nèi)存條，當設(shè)置不同CL數(shù)值時，tCK的值很可能是不相同的，當然tAC的值也是不太可能相同的?？傃舆t時間的計算公式一般為：

　　總延遲時間＝系統(tǒng)時鐘周期×CL模式數(shù)＋存取時間例如，某PC100內(nèi)存的存取時間為6 ns，我們設(shè)定CL模式數(shù)為2(即CAS Latency＝2)，則總延遲時間＝10 ns×2＋6 ns＝26 ns。這就是評價內(nèi)存性能高低的重要數(shù)值。

　　SDRAM與標準DRAM的主要不同表現(xiàn)在：

　　(1) 異步與同步。前面介紹的標準DRAM是異步DRAM，也就是說對它讀/寫的時鐘與CPU的時鐘是不一樣的。而在SDRAM工作時，其讀/寫過程是與CPU時鐘(PC機中是由北橋提供的)嚴格同步的。

　　(2) 內(nèi)部組織結(jié)構(gòu)。SDRAM芯片的內(nèi)部存儲單元在組織上與標準DRAM有很大的不同。在SDRAM內(nèi)部一般要將存儲芯片的存儲單元分成兩個以上的體(bank)。最少兩個，目前一般做到4個。這樣一來，當對SDRAM進行讀/寫時，選中的一個體(bank)在進行讀/寫時，另外沒有被選中的體(bank)便可以預(yù)充電，做必要的準備工作。當下一個時鐘周期選中它讀或?qū)憰r，它可以立即響應(yīng)，不必再做準備。這顯然能夠提高SDRAM的讀/寫速度。而標準DRAM 在讀/寫時，當一個讀/寫周期結(jié)束后，RAS和CAS都必須停止激活，然后要有一個短暫的預(yù)充電期才能進入到下一次的讀/寫周期中，其速度顯然會很慢。標準的DRAM可以看成內(nèi)部只有一個體的SDRAM。

　　為了實現(xiàn)內(nèi)部的多體并使它們能有效地工作，SDRAM就需要增加對于多個體的管理，這樣就可以控制其中的體(bank)進行預(yù)充電，并且在需要使用的時候隨時調(diào)用。一個具有兩個體(bank)的SDRAM一般會多一條叫做BA0的引腳，實現(xiàn)在兩個bank之間的選擇：一般地，當BA0是低電平時，表示Bank0被選擇；而當BA0是高電平時，Bank1就會被選中。顯然，若芯片內(nèi)有4個體(bank)時，就需要兩條引線來選擇，通常就是BA0和BA1。

　　(3) 讀/寫方式。標準的DRAM的讀/寫都是每讀/寫一個存儲單元，都按照一定的時序，在DRAM規(guī)定的讀/寫周期內(nèi)完成存儲單元的讀/寫。

　　這過程與CPU的時鐘是異步的，不管CPU用幾個時鐘周期，只要滿足CPU加到芯片上的讀/寫時間比DRAM所要求的長就可以。

　　對于SDRAM來說，對它的某一單元的讀/寫要同CPU時鐘嚴格同步。所以，PC機的北橋芯片組主動地在每個時鐘的上升沿給引腳發(fā)控制命令。這種情況在下面的時序中可以看到。

　　除了能夠像標準DRAM那樣一次只對一個存儲單元讀/寫外，重要的是SDRAM還有突發(fā)讀/寫功能。突發(fā)(Burst)是指在同一行中相鄰的存儲單元連續(xù)進行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸所涉及到的存儲單元(列)的數(shù)量就是突發(fā)長度(Burst Lengths，BL)。這種讀/寫方式在高速緩存Cache、多媒體等許多應(yīng)用中非常有用。

　　(4) 智能化。在SDRAM芯片內(nèi)部設(shè)置有模式寄存器，利用命令可對SDRAM的工作模式進行設(shè)置。一般標準DRAM只有一種工作模式，無需對其進行設(shè)置。

　　一種典型的SDRAM芯片如圖所示。

　　(1) 引線。圖所示的HYB25L35610AC-7.5是一片有54條引線的SDRAM芯片，它的各引線的功能如下：

　　A0～A12：地址輸入引線，當執(zhí)行ACTIVE命令和READ/WRITE命令時，用來決定使用bank內(nèi)的哪個基本存儲單元。

　　CLK：時鐘信號輸入引線。

　　CKE：時鐘允許引線，高電平有效。當這個引腳處于低電平期間，提供給所有bank預(yù)充電和刷新的操作。

　　nCS：片選信號引線，用SDRAM 構(gòu)成的內(nèi)存條一般都是多存儲芯片架構(gòu)，這個引腳就用于選擇進行存取操作的芯片。

　　nRAS：行地址選通信號線。

　　nCAS：列地址選通信號線。

　　BA0、BA1：bank地址輸入信號線。BA信號決定了激活哪一個bank進行讀/寫或者預(yù)充電操作。BA也用于定義Mode寄存器中的相關(guān)數(shù)據(jù)。有兩個BA信號就表明芯片內(nèi)部有4個體。

　　DQML、DQMH：主要用于屏蔽輸入/輸出，功能相當于OE(輸出允許)信號。它們分別用于屏蔽D0～D7和D8～D15。

　　VDDQ：DQ供電引腳，可以提高抗干擾強度。

　　VSSQ：DQ供電接地引腳。

　　VSS：內(nèi)存芯片供電接地引腳。

　　VDD：內(nèi)存芯片供電引腳，提供＋3.3±0.3 V電源