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目錄
概述
1.BHD
2.TIEH, TIEL
3.BOUNDARY
4.TAPCELL
5.ANTENNA
6.FILL
7.BUFT
概述
正常的一個工藝庫包括了以下幾種類型的cell
- func cell包括各種邏輯cell和時序cell
- power cell: MTCMOS，level shifter ，Retention reg， ISO cell，
- ECO cell：用于func ECO的cell，TMSC一般以G開頭
- physical cell：一般是后端PR時用到的一些cell。
本文以TMSC工藝庫的naming rule對physical cell進行梳理和總結。標題都是TMSC工藝庫中cell 類型的縮寫。
1.BHD
bus holder cell， holds last value on a tri-state bus.就是在PAD上的一個輔助電路，用于避免在高阻態(tài)時，PAD懸空，導致上拉和下拉mos進入都打開的狀況，出現漏電，時間久了就會損壞gate，bus keeper是有兩個晶體管串成環(huán)形，首尾相連，使PAD上保持初始的高電平或者低電平。
2.TIEH, TIEL
tie cell用于將某些常量信號進行tie 0或者tie 1.
3.BOUNDARY
boundary cell，也被稱為endcap Cell，作用是確保每個nwell都是nwell enclosed，類似一個封閉環(huán)。主要加在row的結尾（兩邊都要加） ， 以及memory 或者其他block的周圍包邊。同時也可以在刻蝕和離子注入的時候對row邊緣的std cell起到一定的保護作用。
4.TAPCELL
也被稱為welltap cell。這也是一種特殊的物理單元。 well tap是只包含well contact的cell，將襯底接到電源和地網絡，避免襯底懸浮。主要防止CMOS器件的寄生閂鎖效應（latch-up）。
下圖所示的TAPcell 左側的wall tap cell部分可以看做一個單獨的部分。如果沒有左側部分就是不帶tap的cell。這種cell在lib單元庫中也是存在的。
CMOS latch是由于CMOS的制作工藝導致的寄生三極管產生的，和邏輯設計無關的一種現象。避免Latch up的方法之一就是減小體電阻R1和R2的大小。
值得一提的是解決這個Latch up問題的是現在的敦泰電子董事長胡正大。而胡正大的哥哥就是發(fā)明FinFET的胡正明?，F在也是閃迪的董事長。
5.ANTENNA
天線效應是由于在芯片制造過程有Dry Etch（干法蝕刻）的工藝。導致電荷會在MOS管的gate上大量聚集，從而損壞晶體管的現象。所以針對特定的工藝，Fab都會有特定的 antenna rules來避免天線效應的產生。 antenna rules的一般格式可以用下面的公式表示。從公式可以看出，增大gate的面積可以避免天線效應的為例。
Antenna Diode也叫antenna cell，通過加入antenna cell來增加增大柵極的面積，也就是提高承受放電電流的能力，從而避免天線效應。
(antenna-area)/(gate-area) < (max-antenna-ratio)
6.FILL
按照使用區(qū)域的不同分為Cell Filler，I/O Filler，Metal Fill。
Cell Filler就是加在stdCell之間的空地的；
I/O Filler是加在I/O PAD之間，保證一定順序的連接關系的；
MetalFill，也叫dummy or dummy metal，是區(qū)別于前兩種的一種金屬填充，一般是在繞線之后為了滿足金屬密度的要求而添加的,主要目的是保證CMP的效果
filler cell，主要是用來填補std cell之間的空隙以保證阱的連續(xù)性，同時也可以對周圍的std cell有一定的保護作用。芯片cell密度太低的地方在工藝的CMP過程中會導致良率過低。
7.BUFT
Tri state buffer with high EN.網表中應該避免tri state存在所以一般不會用到該cell，這里提到只是為了了解即可。
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