IC后端物理效應(yīng)WPE--Well Proximity Effect（阱臨近效應(yīng)）

拾泉老人 2022-02-14

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《IC后端物理效應(yīng)--

Well Proximity Effect（阱臨近效應(yīng)）》

背景：

今天介紹一下后端設(shè)計中的一些物理效應(yīng)，這些物理效應(yīng)在以前的老工藝中不太明顯，但是工藝越先進，它們的影響就越大，F(xiàn)oundary必須在建庫以及后端設(shè)計者必須在建版圖繪制（對于模擬集成電路而言）或者布局布線（對于數(shù)字集成電路而言）中考慮這些物理效應(yīng)，否則它們將影響電路的性能，甚至可能導(dǎo)致芯片F(xiàn)ail。

這些效應(yīng)包括：

WPE: Well Proximity Effect, 阱臨近效應(yīng)

LOD: Length of Diffusion, 擴散區(qū)長度效應(yīng)

OSE: OD Space Effect, 擴散區(qū)/有源區(qū)間距效應(yīng)

PSE: Poly Space Effect, 柵間距效應(yīng)

......

首先本推文介紹一下什么是WPE“阱臨近效應(yīng)”。

WPE的介紹：

Well Proximity Effect，WPE，中文叫'阱臨近效應(yīng)'，是指器件靠近阱（Well）引起的器件參數(shù)偏離的效應(yīng)，從而影響器件的性能。在普通的單阱（Nwell）工藝中，只有PMOS有此效應(yīng)；在雙阱工藝中，PMOS和NMOS都有該效應(yīng)。

WPE的原因：

要解釋W(xué)PE，需要了解MOS管的制作流程，這里以單阱（Nwell）為例介紹，雙阱工藝類似。

1、氧化：

2、旋涂光刻膠，光刻刻蝕N well窗口：

3、磷離子注入并推進形成N阱：

4、在離子注入過程中，SiO2窗口作為阻擋。理想情況下N well應(yīng)該是均勻的，可是實際加工過程中，有些離子與硅面是非垂直的，因此在N well邊緣處會被SiO2反射，導(dǎo)致整個N well的摻雜濃度不均勻，在N well邊緣處摻雜濃度比正常值要高，如下圖所示：

WPE的影響：

這種現(xiàn)象會引起靠近N Well邊緣的器件性能有所不同，造成器件的Vt(Threshold Voltage)比一般的器件高，因此電流會小，性能會下降。因此，即使是完全相同的兩個PMOS管，也會因為它們離N well邊緣距離的不同而表現(xiàn)出不同的性能。我們需要在設(shè)計版圖或者布局布線過程中考慮WPE的影響。

什么工藝節(jié)點需要考慮WPE：

在130nm以及更老的工藝節(jié)點上，允許的PMOS離N well邊界的距離的最小值比較大，因此PMOS離N well邊界的高濃度區(qū)域的距離還比較安全，WPE現(xiàn)象的影響不太明顯。

可是到了90 nm工藝節(jié)點，器件尺寸變得更小了，PMOS也逐漸進入了N well邊界的高濃度摻雜區(qū)，也必須考慮WPE的影響了，由其是對于模擬高性能IC的設(shè)計。

在版圖設(shè)計或者布局布線中如何考慮并降低WPE的影響?

根據(jù)前面的講解，我們得知器件在靠近Well邊界的時候器件的閾值越高，速度就慢；而在離Well邊界遠的時候器件受WPE的影響就小，器件的閾值就是正常的。

模擬IC版圖設(shè)計：

在模擬IC版圖設(shè)計中，假如當(dāng)所有間距均大于3um時，WPE的影響可以忽略，那在版圖設(shè)計中，版圖邊界的Well可以畫的離器件遠一些，盡量大于3um，這樣便可以減小WPE對邊界上器件性能的影響，如下圖所示。一般Foundary都會在Design Rule中給出該距離，honor該規(guī)則即可。

數(shù)字IC布局布線：

考慮到后邊要講解的OSE（OD Space Effect）以及PSE（Poly Space Effect）效應(yīng)的影響，其實我們都會在標準單元的外圍以及標準單元與Macro的邊界加上End Cap或者稱為Edge Cell，另外在很多比較新的工藝比如40nm及以下工藝節(jié)點，F(xiàn)oundary都會給Std Cell的Poly外圍加上Dummy Poly（如下圖所示）。