0.13以后, 與版圖關(guān)系較大的效應(yīng)主要有二個(gè)：

1, 阱鄰近效應(yīng)WPE (Well Edge-Proximity Effect)

2, STI 壓應(yīng)力效應(yīng)STI (Shallow Trench Isolation) under Compressive Stress

目前仿真模型中已經(jīng)加入這兩種效應(yīng)的因素。

一、WPE效應(yīng)

WPE效應(yīng)根本的原因是: 植入的離子在光阻材料上發(fā)生了散射，在光阻邊緣, 散射離子進(jìn)入到阱硅表面，影響了邊緣區(qū)域的摻雜濃度?？紤]WPE的影響主要表現(xiàn)在三個(gè)方面：閾值電壓、遷移率及體效應(yīng)。CMC（Compact Model Council）緊湊模型協(xié)會(huì)對(duì)WPE模型進(jìn)行了拓展。

上述定義較為寬泛，因?yàn)橐话銇碇v應(yīng)該有三種情況：1，形成N型阱；2，形成P型阱；3，形成深N型埋層；在另一資料中有這樣的說明：深阱為閂鎖效應(yīng)保護(hù)提供了低電阻路徑，并且抑制了雙極型增益，深埋層也是NMOSFET隔離三阱的關(guān)鍵。然而，深埋層影響了光阻邊緣器件。一些離子在光阻上散射到光阻邊緣的硅表面上，改變了這些器件的閾值電壓。據(jù)觀察閾值偏差可以達(dá)到20-100mV，橫向范圍約3-10um, 在硼深反型P阱中，磷深反型N阱中及被三阱隔離的P阱中都可以觀察到。需要注意的是: 深埋層的順序在不同工廠會(huì)有所不同，比如IBM：STI -> NW -> PW -> DNW，TSMC：STI -> DNW -> PW -> NW。相對(duì)而言，TSMC的深埋層對(duì)隔離P型閾值影響要小些。

器件的源端更近阱邊緣, 還是漏端更接近阱邊緣也是有差異的。因?yàn)橼暹吘墲舛扔辛颂荻?，器件在這區(qū)域上，溝道也會(huì)有梯級(jí)變化，而閾值電壓由濃度更高的區(qū)域來決定，也就是低的區(qū)域已經(jīng)反型，而高的區(qū)域才開始反型。如此電場(chǎng)增強(qiáng)了溝道的電導(dǎo)率，意味著器件有更高的跨導(dǎo)。源端靠近邊緣時(shí)，高WPE產(chǎn)生高的閾值電壓，在低VGS時(shí)抑制電流，在高VGS時(shí)增強(qiáng)電流。如果漏端靠近邊緣會(huì)在低VGS時(shí)感應(yīng)更多的電流，在高VGS時(shí)抑制電流。如果溝道長度減小，梯級(jí)所占比例減小，這樣雖然沒有改變閾值電壓，但gm的影響將減小。

二、STI壓應(yīng)力效應(yīng)

0.25以下工藝大多采用STI隔離技術(shù)。STI產(chǎn)生了許多硅隔離島，也產(chǎn)生了不定型或不均勻雙軸壓應(yīng)力。處在有源開孔區(qū)的應(yīng)力狀態(tài)是不均勻的，它與整個(gè)有源開孔區(qū)的面積相關(guān)。STI影響器件的性能主要是改變了Idsat和Vt。STI應(yīng)力效應(yīng)可以通過兩個(gè)圖形參數(shù)來描述：SA，SB。它們表示柵到兩邊有源區(qū)邊緣的距離。MOSFET特性參數(shù)如Vt, gm, Idsat：會(huì)隨以下函數(shù)成線性變化：

Stress=1/((SA+0.5*L)+1/SB+0.5*L))

高vgs時(shí)pMOS電流會(huì)因Sa的減少而增加，nMOS則相反。這與實(shí)際的雙軸壓應(yīng)力增強(qiáng)空穴遷移率及減小電子遷移率相一致。在Vgs很低時(shí)，nMOS器件電流偏差增加明顯，特別對(duì)于Sa很小的器件。這預(yù)示了閾值電壓的變化。Vt受STI影響歸于應(yīng)力增加/抑制了擴(kuò)散。

以上效應(yīng)中，WPE通過器件遠(yuǎn)離阱邊緣來緩解，STI通過增加DUMMY器件來緩解。