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長江存儲64層 3D Xtacking NAND的秘密

 新用戶70013179 2020-05-14

近日,TECHINSIGHTS 購買了中國武漢長江存儲(YMTC)生產(chǎn)的UNIC2 UNMEN05G21E31BS 32 GB eMMC配件,其中包含一顆256 Gb TLC 3D NAND閃存芯片。

圖片1,YMTC公司生產(chǎn)的UNIC2 UNMEN05G21E31BS

有兩個主要原因導致該產(chǎn)品讓業(yè)界特別感興趣,一個是商業(yè),另一個技術。這是第一顆出自中國公司的3D-NAND芯片。利用晶圓鍵合將外圍電路與存儲器陣列進行疊加,其比特密度不會因為增加存儲器外圍電路而降低。長江存儲由中國國有企業(yè)清華紫光集團于2016年成立并持有51%的股份。其他股東包括中國國家半導體產(chǎn)業(yè)投資基金(National Semiconductor Industry Investment Fund,簡稱“大基金”)。YMTC使用的是由其全資子公司武漢新芯(XMC)在武漢建造的300mm的fab(圖2)。

圖2,武漢新芯廠房

XMC歷史與Spansion公司(現(xiàn)為Cypress公司)緊密合作,利用電荷陷阱存儲技術制造NOR閃存。2017年YMTC成功設計并制造了其第一顆32層的3D NAND閃存芯片,但在中國只有少數(shù)USB客戶可以使用。

本文章所采用的芯片是他們的第二代3D-NAND技術,使用“Xtacking”來面對面地連接外圍電路。用于存儲單元操作和I/O的外圍電路使用適合所需I/O速度和功能的CMOS邏輯技術在其他的晶圓上制成。完成后的存儲陣列晶圓片通過數(shù)十億個金屬通孔(垂直互連通路)連接到外圍晶圓片,如圖3所示。

圖3,長江存儲Xtacking技術

該部分在2018年的閃存峰會(FMS2018)上已討論過,并獲得了“最佳展示”獎(我們本來可以插入該論文的鏈接,但它沒有出現(xiàn)在會議記錄中)。除了使芯片面積最小化外,該技術還聲稱可以改善延遲時間。長江存儲 CEO 楊士寧:“目前,世界上最高的3D NAND I/O速度目標是每秒1.4 Gbps,而大多數(shù)行業(yè)提供的NAND I/O速度為每秒1.0Gbps或更低。我們的Xtacking?技術可以讓NAND I/O速度可以達到3.0Gbps,與DRAM DDR4的I/O速度相當。這將改變NAND行業(yè)的游戲規(guī)則。” 

圖4,裸片頂視圖

圖4中的裸片圖片取自一份產(chǎn)品簡介,可以通過3月12日發(fā)布的TechInsights博客獲得。

裸片尺寸沒有提供,但是其比特密度為4.41 Gb/mm2,對于256 Gb的芯片,我們可以得到面積~58 mm2,由此我們可以得到裸片~12.0x 4.8 mm的尺寸。比特密度與微米/英特爾64L CuA( CMOS under array ) 256gb TLC (4.40 Gb/ mm2)相當,明顯比三星64L 256gb (3.42 Gb/ mm2)更密集。其比特密度大概比傳統(tǒng)的三星布局(外圍電路在陣列旁邊)高30%。

圖5,背面頂視圖

圖5展示了從芯片背部拍攝的圖片。我們可以看到有8個32-Gb的區(qū)塊,如果我們使用我們估計的12 mm的裸片長度作為校準,每個塊的尺寸約為1.5x 1.7 mm (2.55 mm2),或者一個陣列塊的尺寸約為12.55 Gb/ mm2,而16-Gb的子塊尺寸約為0.95 mm2。存儲器陣列效率大于90%。

圖6,截面圖

在3D堆疊中,我們在豎直的NAND單元串中看到73個柵極層(字線),可能其中有64個有效柵極,加上5個偽柵極和4個選擇柵極(1個源SG和3個源SGs)。圖6中的SEM橫截面圖也是來自產(chǎn)品簡介,添加了一些注釋。這幅圖與前面的示意圖相反,下面是CMOS芯片。CMOS晶圓擁有四個金屬層,存儲陣列晶圓片有三層,但還有有一個“后晶圓鍵合”鋁金屬層以及鈍化層,在圖像的頂部。

這看起來像一個傳統(tǒng)的鍵合墊或重布線層,這就提出了一個問題:它如何連接到整個堆疊底層的外圍電路---TSVs ? 我們可以從芯片的照片中看到,所有的60個鍵合墊都在芯片的頂部邊緣,所以如果這些鍵合墊下面有TSV,密度不太大,肯定不會接近用于圖像傳感器芯片的鍵合墊。因此,前面的的頂視圖完全是存儲晶片背面的鋁圖案,而不是下面的存儲陣列圖案。它看起來像兩個大的方塊,但我們已經(jīng)知道事實并非如此。

通過對工藝流程和互連的初步分析,我們在每個陣列和塊邊緣區(qū)域找到了TSV,這是一個相當獨特的工藝設計。為此,NAND 陣列芯片經(jīng)過了減薄工藝以適應TSV工藝。

圖7,TSV截面圖

圖7是圖6放大截面圖并標上了相應注釋。字線、選擇柵極和位線觸點都是是鎢,共源線(CSL)觸點是帶鎢帽的多晶硅/氮化硅堆疊材料層。在CSL縫之間,我們可以看到有9個垂直溝道(VC)孔,包括中間的一個偽孔。位線節(jié)距為40nm,因此可能采用自對準雙重圖形化工藝(SADP)。

圖8,長江存儲某專利圖

在這個橫截面圖上,溝道孔并不是完全在樣本的拋光平面上,因此我們看到溝道孔的頂部和底部交替出現(xiàn)。溝道孔的版圖實際上使他們不可能都在一個平面上,因為它們是互相抵消,如圖8所示的YMTC專利。

圖9,存儲陣列邊緣的臺階截面圖

據(jù)說其晶圓鍵合采用DBI?Xperi(Direct Bond Interconnect )技術,但XMC(現(xiàn)在YMTC的一部分)聲稱他們獨立開發(fā)了自己的方法。在FMS2018上展示了幾張照片,讓我們對該芯片有了更多的了解。圖9是存儲陣列邊緣的臺階。它相對于前面的SEM圖像是倒置的,此次已經(jīng)添加了每個臺階的字線層數(shù)??梢宰⒁獾?,頂部有一個偽字線層,和看起來像三個單獨屏蔽的選擇門。值得注意的是,在FMS2018的討論和該產(chǎn)品之間有一年多的時間間隔,所以結構可能并不完全相同。

圖10,晶圓級封裝連接

但是從圖10的SEM圖中可以看出,在樣品的WLP connection (stair)區(qū)域,他們的工藝和設計幾乎是一樣的。YMTC的任何聲明中都沒有特別提到,但是XMC與Cypress 電荷陷阱技術NOR閃存有關聯(lián),這似乎表明他們的3D-NAND和大多數(shù)其他制造商一樣,也是基于電荷陷阱技術的。

圖11,穿過存儲陣列的硅通孔

上圖11展示了其TSV,盡管他們稱所有存儲陣列區(qū)域的為TACs(through array contacts),和大部分邊緣區(qū)域的為TSC(through-si contacts )。FMS2018上YMTC展示的圖像中,我們可以看到TACs從內(nèi)存芯片的第一金屬層延伸到陣列堆疊和基板硅(源板),與我們在第一張SEM圖像中看到的鋁層連接,可能是通過一個重布線層。CSL接觸被標記為ACS -我們對這個縮寫詞的猜測是“array contact slit”。


TACs位于內(nèi)存數(shù)組或大多數(shù)數(shù)組邊緣(就在數(shù)組旁邊)中,因此這似乎消除了TSV正好位于鍵合墊位置的可能性,而且它們的密度顯然更高。在TSV Si蝕刻和氧化物間隔層沉積后向TSV(或TSC)孔內(nèi)填充鎢,然后進行鎢回蝕刻。

以上似乎是我們目前為止對該部分所能得出的結論的極限。展望未來,YMTC在4月13日宣布了一個1.33 Tb, 128層,4層單元芯片?,F(xiàn)在YMTC已經(jīng)擁有了TSV和晶片鍵合技術,那么在未來,我們是否可以看到堆疊的芯片為我們提供500層甚至1000層的存儲設備呢?

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