來源：內(nèi)容由公眾號 半導(dǎo)體行業(yè)觀察（ID：icbank) 翻譯自Einfochips，MICROWAVES & RF，謝謝。

真空管的發(fā)明是電子工業(yè)發(fā)展的重要動力。但是，在第二次世界大戰(zhàn)之后，由于需要大量的分立元件，設(shè)備的復(fù)雜性和功耗顯著增加，而設(shè)備的性能卻不斷下降，其中一個例子是波音B-29，由300~1000個真空管組成。每個附加組件會降低系統(tǒng)可靠性并增加故障排除時間。

1947年出現(xiàn)了一個重大突破，它來自于貝爾實驗室的John Baden，William Shockley和Watter Brattain，他們發(fā)明了鍺晶體管。1950年，Shockley開發(fā)了第一個雙極結(jié)晶體管（BJT）。與真空管相比，晶體管更可靠，功效高，尺寸更小。

1958年，德州儀器的杰克·基爾比（Jack Kilby）搭建了第一個集成電路，由兩個雙極晶體管組成，該晶體管連接在單片硅片上，從而啟動了“硅時代”。

早期IC使用雙極晶體管。由于有更多的靜態(tài)功耗，BJT的這一缺點是個老大難問題。這意味著即使在電路沒有打開的情況下也會產(chǎn)生電流。這限制了可以集成到單個硅芯片中的晶體管的數(shù)量。

1963年，飛兆半導(dǎo)體的Frank Wanlass和CTSah公布了第一個邏輯門，其中n溝道和p溝道晶體管用于互補對稱電路配置。這就是今天所謂的CMOS。它的靜態(tài)功耗幾乎為零。

在接下來的幾年中，CMOS制程的改進使得電路速度不斷提高，芯片的封裝密度和性價比進一步改進。

下面，我們會討論Bulk-Si CMOS技術(shù)、SOI和FinFET，以及相關(guān)的解決方案。我們還討論晶體管材料的物理尺寸限制，以及高級技術(shù)節(jié)點中使用的新材料。

在這里，我們首先討論CMOS的核心單元，即MOSFET或簡單MOS的基本結(jié)構(gòu)和重要的術(shù)語。

根據(jù)通道類型，MOS主要分為兩種結(jié)構(gòu)：n溝道和p溝道MOS。在這里，我們將僅概述NMOS晶體管。

MOS晶體管是具有漏極、源極、柵極和襯底的4端子器件。圖1顯示了NMOS的3維結(jié)構(gòu)。NMOS晶體管形成在p型硅襯底（也稱為本體）上。在器件的頂部中心部分，形成一個低電阻率的電極，它通過一個絕緣體與本體分開。通常，使用n型或p型重?fù)诫s的多晶硅作為柵極材料。這里，使用二氧化硅（SiO 2或簡單的氧化物）作為絕緣體。通過將供體雜質(zhì)植入基板的兩側(cè)，形成源極和漏極。在圖1中，這些區(qū)域由n +表示，表示供體雜質(zhì)的重?fù)诫s。這種重?fù)诫s導(dǎo)致這些區(qū)域的低電阻率。

如果兩個n +區(qū)被偏置在不同的電位，則處于較低電位的n +區(qū)將作為源，而另一個將作為漏極。因此，漏極和源極端子可以根據(jù)施加到它們的電位進行互換。源極和漏極之間的區(qū)域稱為具有寬度-W和長度-L的溝道，其在決定MOS晶體管的特性中起重要作用。

圖1. NMOS晶體管的結(jié)構(gòu)

在半導(dǎo)體工業(yè)的早期，金屬鋁通常被用作MOS的首選柵極材料。但是后來，多晶硅被選為柵極材料。這主要出于兩方面的考慮。

早期的MOS制造過程始于源和漏區(qū)域的定義和摻雜。然后，使用限定形成鋁金屬柵極的柵極氧化物區(qū)域的柵極掩模。

這種制造工藝的主要缺點之一是：如果柵極掩模未對準(zhǔn)，則其產(chǎn)生寄生重疊輸入電容C gd和C gs，電容C gd因為反饋電容而更為有害。作為銑刀電容的結(jié)果，晶體管的切換速度降低。

選擇多晶硅的另一個原因是MOS晶體管的閾值電壓與柵極和溝道之間的功函數(shù)差異相關(guān)。此前，當(dāng)工作電壓在3~5V范圍內(nèi)時，使用金屬柵極。但是，隨著晶體管的縮小，這確保了器件的工作電壓也降低了。具有這種高閾值電壓的晶體管在這種條件下變得不可操作。使用金屬作為柵極材料導(dǎo)致與多晶硅相比更高的閾值電壓，因為多晶硅將具有與體Si溝道相同或相似的組成。此外，由于多晶硅是半導(dǎo)體，因此其功函數(shù)可以通過調(diào)整摻雜水平進行調(diào)制。

市場對電池供電的便攜式電子產(chǎn)品的需求日益增加，包括助聽器、手機、筆記本電腦等，這種應(yīng)用的功耗更低，開發(fā)更便宜。對于這種便攜式設(shè)備，功率消耗是重要指標(biāo)，因為電池提供的功率相當(dāng)有限。不幸的是，電池技術(shù)不能期望每5年將電池存儲容量提高30％以上。這不足以應(yīng)對便攜式設(shè)備中增加的功耗。

1965年，戈登·摩爾（Gordon E. Moore）預(yù)測，集成電路中的晶體管數(shù)量將會每兩年翻一番（廣為人知的摩爾定律）。通過使晶體管更小，可以在硅晶片上制造更多的電路，因此電路變得更便宜。通道長度的減小可以實現(xiàn)更快的開關(guān)操作，因為電流從漏極流到源極需要更少的時間。

對于長通道器件，通道四邊的“邊緣效應(yīng)”真的可以忽略不計。對于長通道器件，電場線垂直于通道的表面。這些電場由柵極電壓和背柵極電壓控制。但是，對于短通道器件，漏極和源極結(jié)構(gòu)更靠近通道，特別是當(dāng)通道中的縱向電場進入時。縱向電場由漏源電壓控制?？v向電場平行于電流流動方向。如果通道長度不大于源極和漏極耗盡寬度的總和，則該器件稱為短溝道器件。

由于短通道中二維電勢分布和高電場，會產(chǎn)生各種不良影響。

通道中的電子漂移速度與較低電場值的電場成比例。這些漂移速度往往會在高電場飽和。這稱為速度飽和度。對于短通道器件，縱向電場通常也增加。在這樣的高電場下，發(fā)生影響MOSFET的I-V特性的速度飽和。對于相同的柵極電壓，MOSFET的飽和模式在較低的漏 - 源電壓值和飽和電流降低的情況下實現(xiàn)。

由于較高的垂直電場，通道的載流子離開氧化物界面。這導(dǎo)致載流子遷移率的降低和漏極電流的降低。

對于較小的幾何器件，電場尤其會在漏極附近增加。結(jié)果，電子獲得了大量的被稱為熱載體的能量。

其中一些獲得足夠的能量，這導(dǎo)致在漏極附近碰撞電離，從而產(chǎn)生新的電子 - 空穴對，它會產(chǎn)生漏 - 體電流（I db）。少量的熱電子可以穿過氧化物并通過門收集。雖然一些熱載體甚至可能損壞氧化物導(dǎo)致器件劣化。

以上只列出兩種不良效應(yīng)，還有其它一些就不在此贅述了。

如果通道長度與耗盡區(qū)相比較小，則短通道效應(yīng)變得不可容忍。這限制了柵極長度的進一步減小。為了限制這些效應(yīng)，耗盡區(qū)寬度應(yīng)該隨著通道長度的減小而減小。這可以通過增加溝道摻雜濃度或增加?xùn)艠O電容來實現(xiàn)。

柵極電容決定了柵極對通道的控制。等式1表示可以通過縮小柵極氧化物厚度來增加?xùn)艠O電容。具有較薄柵極氧化物的器件具有減小的耗盡寬度，因此改善了SCE特性。

C OX = E OX / T OX（方程-1）

這里：C OX為柵極氧化物電容，E OX是氧化物電場，TOX是氧化層厚度。

對于過去25年英特爾的制程節(jié)點來說，為了限制SCE，氧化物已經(jīng)按比例大致與通道長度成比例。英特爾技術(shù)節(jié)點的通道長度和氧化物厚度之間的關(guān)系如等式2所示。

L = 45 XT OX（方程-2）

這里：L為通道長度，TOX為氧化層厚度。

SiO 2電介質(zhì)的厚度應(yīng)與其通道長度成正比。65nm節(jié)點需要約2.3nm的有效氧化物厚度（EOT）（實際1.6nm）。但是，如果氧化物厚度進一步降低到這一點以下，則載流子現(xiàn)象的直接隧穿將占主導(dǎo)地位，柵極泄漏增加到不可接受的極限。因此，氧化物的厚度限制約為1.6nm，這是通過柵極至溝道隧道泄漏（也稱為量子力學(xué)隧道）設(shè)置的。

如果我們看等式1，唯一選擇是選擇具有高介電常數(shù)（K）的介電材料，以增加氧化物電容。由于可以使用更厚的電介質(zhì)層，所以得到高的柵氧化物電容。較厚的層導(dǎo)致更少的載流子隧道。SiO 2的介電常數(shù)為3.9。

柵極氧化物在2007年實現(xiàn)了突破，鉿（HfO 2）基于高K電介質(zhì)材料，首先由英特爾在其45nm大容量制造工藝中引入。鉿材料的介電常數(shù)約為25，比SiO 2高6倍。

EOT由等式3給出。等式3意味著6nm厚的HfO 2提供約1nm的EOT。

EOT =（3.9 XT OX）/ K（式-3）

這里：EOT為有效氧化物厚度，Tox為氧化層厚度，K為材料的介電常數(shù)。

納米尺度晶體管的關(guān)鍵縮放問題之一是由較大的垂直電場引起的遷移率劣化。有許多方法來增強晶體管的性能和移動性。一種方法是在通道中使用薄鍺膜，因為鍺具有較高的載流子遷移率。另一種方法是通過在通道中引入機械應(yīng)變來使用應(yīng)變硅。

應(yīng)變硅技術(shù)涉及使用各種手段物理地拉伸或壓縮硅晶體，這進而增加載流子（電子/空穴）遷移率并增強晶體管的性能。例如，當(dāng)通道被壓縮應(yīng)力時，可以增加PMOS的空穴遷移率。

為了在硅溝道中產(chǎn)生壓縮應(yīng)變，通過外延生長將源極和漏極區(qū)域填充Si-Ge膜。Si-Ge通常包含20％的鍺和80％的硅混合物。

Si和Ge原子的數(shù)量等于原始的Si原子。鍺原子大于硅原子。所以當(dāng)一個力量被創(chuàng)建時，它會推動通道并提高空穴流動性。提高半導(dǎo)體的遷移率提高了驅(qū)動電流和晶體管速度。

MOS晶體管的應(yīng)變硅技術(shù)在2003年首次用于90nm工藝技術(shù)。在該技術(shù)節(jié)點中，用于PMOS晶體管的Si-Ge源極漏極結(jié)構(gòu)在通道中引起壓縮應(yīng)變，將電流提高25％。雖然通過在晶體管周圍添加高應(yīng)力Si 3 N 4覆蓋層來引入NMOS應(yīng)變，但是將電流提高了10％。

在多晶硅和柵極氧化物的界面處形成耗盡區(qū)，隨著器件繼續(xù)縮小，該多晶硅耗盡變大，并且相當(dāng)于氧化物厚度的較大部分將限制柵極氧化物電容。多元消耗的負(fù)面影響是由于反型層電荷密度的降低和器件性能的降低。因此，除了柵極氧化物厚度外，還需要將多晶硅的耗盡層厚度最小化。

消除多余效應(yīng)的一個解決方案是使用金屬柵極而不是多晶硅柵極。金屬柵極不僅消除了多元消耗效應(yīng)，還能使用高K電介質(zhì)。

英特爾首先將高K電介質(zhì)和金屬柵極技術(shù)引入了45nm節(jié)點。不同的金屬用于NMOS和PMOS，因為NMOS和PMOS需要不同的功能。

對于傳統(tǒng)的MOS結(jié)構(gòu)，隨著溝道長度的縮小，柵極不能完全控制通道，這是不希望看到的。其影響之一是從漏極到源極引起更多的亞閾值泄漏，這從功耗角度來看不是很好。

在常規(guī)MOS中，柵極不能控制遠(yuǎn)離其的泄漏路徑?？梢允褂迷试S將晶體管縮放超過常規(guī)MOS縮放極限的各種MOS結(jié)構(gòu)來改進。

下面，我們將討論兩種新的MOS結(jié)構(gòu)，即FinFET和SOI。采用這兩種結(jié)構(gòu)的主要目標(biāo)是最大限度地提高柵極至溝道的電容，并最大限度地減小漏極間溝道電容。

前臺積電首席技術(shù)官和伯克利公司的前任教授胡正明及其團隊于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。這兩種結(jié)構(gòu)的主要結(jié)構(gòu)都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下。所以沒有離柵極很遠(yuǎn)的泄漏路徑。柵極可有效控制泄漏。

現(xiàn)代FinFET是三維結(jié)構(gòu)，如圖2所示，也稱為三柵晶體管。FinFET可以在體硅或SOI晶片上實現(xiàn)。該FinFET結(jié)構(gòu)由襯底上的硅體?。ù怪保┏崞M成。該通道圍繞通道提供了良好的通道三面控制。這種結(jié)構(gòu)稱為FinFET，因為它的Si體類似于魚的后鰭。

圖2.  Fin-FET結(jié)構(gòu)

在bulk-MOS（平面結(jié)構(gòu)MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以對于FinFET，通道的高度（Fin）決定了器件的寬度。通道的完美寬度由等式4給出。

通道寬度= 2 X翅片高度+翅片寬度（公式-4）

FinFET技術(shù)提供了超過體CMOS的許多優(yōu)點，例如給定晶體管占空比的更高的驅(qū)動電流，更高的速度，更低的泄漏，更低的功耗，無隨機的摻雜劑波動，因此晶體管的移動性和尺寸更好，超過28nm。

在常規(guī)MOS中，摻雜被插入通道中，減少各種SCE并確保高V th。在FinFET中，柵極結(jié)構(gòu)被纏繞在通道周圍并且主體是薄的，從而提供更好的SCE，因此通道摻雜是可選的。這意味著FinFET受摻雜劑誘導(dǎo)的變化的影響較小。低通道摻雜還確保通道內(nèi)載體的更好的移動性。因此，性能更高。在這里注意到的一點是，F(xiàn)inFET和SOI技術(shù)都將Body Thickness作為新的縮放參數(shù)。

傳統(tǒng)MOS結(jié)構(gòu)和SOI MOS結(jié)構(gòu)的主要區(qū)別在于：SOI器件具有掩埋氧化層，其將基體與襯底隔離。如圖3所示，SOI晶體管是一個平面結(jié)構(gòu)。

SOI MOS的制造工藝與起始硅晶片之外的體MOS（傳統(tǒng)MOS）工藝相似。SOI晶片有三層：1. 硅的薄表面層（形成晶體管）；2.絕緣材料的下層；3.支撐或“處理”硅晶片。

掩埋氧化層的基本思想是減少寄生結(jié)電容。寄生電容越小，晶體管工作越快。由于BOX層，不存在遠(yuǎn)離柵極的泄漏路徑，這會導(dǎo)致更低的功耗。

通常，SOI器件被分類為部分耗盡（PD）SOI和全耗盡（FD）SOI。與PD-SOI相比，F(xiàn)D-SOI具有非常薄的體結(jié)構(gòu)，因此在運行期間完全耗盡。FD-SOI也稱為超薄體SOI。對于PD-SOI，本體為50nm~90nm厚。而對于FD-SOI來說，本體厚約5nm~20nm。

圖3  SOI FET的結(jié)構(gòu)

SOI器件的優(yōu)點：

• 由于氧化物層隔離，漏/源寄生電容減小。因此，與體CMOS相比，器件的延遲和動態(tài)功耗更低。

• 由于氧化物層，與體CMOS相比，閾值電壓較不依賴于背柵極偏置。這使得SOI器件更適合于低功率應(yīng)用。

• SOI器件的次閾值特性更好，漏電流較小。

• SOI器件沒有閂鎖問題。

SOI器件的缺點：

• PD-SOI器件的缺點之一是它們具有歷史效應(yīng)。在PD-SOI中，隨著身體變厚，浮體是明顯的。因此，體電壓取決于器件的先前狀態(tài)。這種浮體電壓可以改變器件的閾值電壓。這可能導(dǎo)致兩個相同晶體管之間的顯著失配。

• SOI器件的另一個問題是自熱。在SOI器件中，有源薄體在氧化硅上，這是絕熱材料。在操作期間，有源區(qū)域消耗的功率不能輕易消散。結(jié)果，薄體的溫度升高，這降低了器件的遷移率和電流。

• FD-SOI的挑戰(zhàn)之一是制造薄體SOI晶片困難。

由于SOI技術(shù)非常接近平面體硅技術(shù)，對Fab無需太多投資。因此，現(xiàn)有的bulk技術(shù)庫可以輕松地轉(zhuǎn)換為SOI庫。SOI對FinFET的另一個優(yōu)點是具有良好的背柵極偏置選項。通過在BOX下面創(chuàng)建后門區(qū)域，可以控制V t。這使其適用于低功率應(yīng)用。

SOI技術(shù)的主要限制是：晶片的成本高于體硅晶片，因為它非常難以控制整個晶圓上的錫硅膜。SOI推廣的另一個絆腳石是有限數(shù)量的SOI晶圓供應(yīng)商。英特爾公司稱，SOI晶圓占總工藝成本的10％左右。

與SOI相比，F(xiàn)inFET具有更高的驅(qū)動電流。此外，在FinFET中，應(yīng)變技術(shù)可用于增加載流子遷移率。

FinFET的缺點之一是其復(fù)雜的制造工藝。英特爾公司稱，F(xiàn)inFET制造的成本比體硅增長2-3％。

英特爾于2012年在Ivy-Bridge處理器的22nm節(jié)點推出了Trigate FET。提供FinFET技術(shù)的其他代工廠是臺積電、Global Foundries和三星。2014年，臺積電發(fā)布了其首款功能齊全的、基于ARM的16nm FinFET技術(shù)的網(wǎng)絡(luò)處理器。

意法半導(dǎo)體于2012年在28nm技術(shù)上發(fā)布了其首款用于移動處理器的FD-SOI芯片。提供FD-SOI技術(shù)的廠商是IBM、Global Foundries和三星。另外，AMD的部分處理器，PowerPC微處理器和索尼的PlayStation也采用了SOI技術(shù)。

FinFET和SOI結(jié)構(gòu)都具有更好的柵極控制和更低的閾值電壓，更少的漏電。但是，當(dāng)我們轉(zhuǎn)向低于10nm節(jié)點的低技術(shù)節(jié)點時，再次出現(xiàn)漏電問題，這會導(dǎo)致許多其他問題，如閾值平坦化，功率密度增加和散熱。

FinFET結(jié)構(gòu)在熱耗散方面效率較低，因為熱量很容易積聚在翅片上。這些問題可能導(dǎo)致一類新的設(shè)計規(guī)則 - Thermal Design，不像其他設(shè)計規(guī)則，如“可制造性設(shè)計”。隨著這些器件即將到來，eInfochips正在與Academia合作，提供潛在的解決方案，包括修改器件結(jié)構(gòu)，用新材料替換現(xiàn)有的硅材料。其中，碳納米管（CNT）FET，具有復(fù)合半導(dǎo)體的柵極全能納米線FET或FinFET可能在未來的技術(shù)節(jié)點中被證明是有前景的解決方案。

此外，近些年，三星電子、臺積電在半導(dǎo)體工藝上一路狂奔，互不相讓，一直是行業(yè)關(guān)注的焦點。前些天，在美國舉行的三星工藝論壇SFF 2018 USA之上，三星更是宣布將連續(xù)進軍5nm、4nm、3nm工藝，直逼物理極限！

根據(jù)三星的規(guī)劃，其4nm工藝仍會使用現(xiàn)有的FinFET制造技術(shù)，但到了3nm工藝節(jié)點，三星便開始拋棄 FinFET 技術(shù)，轉(zhuǎn)而采用GAA（Gate-All-Around）納米技術(shù)。

Gate-All-Around就是環(huán)繞柵極，相比于現(xiàn)在的FinFET Tri-Gate三柵極設(shè)計，將重新設(shè)計晶體管底層結(jié)構(gòu)，克服當(dāng)前技術(shù)的物理、性能極限，增強柵極控制，性能大大提升。

三星的GAA技術(shù)叫做MBCFET(多橋通道場效應(yīng)管)，正在使用納米層設(shè)備開發(fā)之中。

未來，硅將繼續(xù)主宰半導(dǎo)體制造，然而，越來越多的設(shè)計師正在轉(zhuǎn)向替代半導(dǎo)體，材料和制造工藝價格變得越來越實惠。這些材料主要包括化合物半導(dǎo)體碳化硅（SiC），銦鎵磷化物（InGaP），磷化銦（InP）和氮化鎵（GaN）。其中，GaN已經(jīng)開始帶來重大收益，特別是在那些速度快，頻率高，效率高，耐熱性強，高功耗的應(yīng)用領(lǐng)域。

除了硅器件之外，采用新材料和制造工藝的電路已經(jīng)實現(xiàn)突破，如用GaN制成的器件。這些材料已經(jīng)創(chuàng)造出了一些有趣的新晶體管類型。

圖4： InGaP HBT的結(jié)構(gòu)示出了GaAs襯底與集電極，基極和發(fā)射極層。 所得晶體管在較低的微波頻率下具有高增益，且頻率低于20 GHz。

GaAs或GaN襯底可用于制造任何類型的晶體管，包括最受歡迎的雙極結(jié)晶體管（BJT）和增強型MOSFET。其他晶體管類型也已經(jīng)出現(xiàn)，如異質(zhì)結(jié)雙極性晶體管（HBT），MESFET，HEMT等。這些都利用基板材料的特點，產(chǎn)生了最佳的放大和功率處理能力。

HBT使用標(biāo)準(zhǔn)BJT配置，但使用不同基極和發(fā)射極材料。一個流行的組合是GaAs發(fā)射極和AlGaAs基極。結(jié)果是在微波頻率達(dá)到250 GHz時，會產(chǎn)生非常高的增益。圖4顯示出了InGaP HBT的復(fù)雜結(jié)構(gòu)。這種組合可用于微波功率放大器。

MESFET或金屬外延半導(dǎo)體FET基本上是這樣的：具有用于形成肖特基結(jié)的金屬柵極的JFET

與主導(dǎo)通道。它提供耗盡模式，設(shè)備正常打開并被a關(guān)閉，施加負(fù)柵極電壓。MESFET通常由GaAs制成，在微波頻率下具有高增益。

MESFET的一個變種是高電子遷移率晶體管（HEMT），也稱為結(jié)構(gòu)FET（HFET）或調(diào)制摻雜FET（MODFET）。它通常是用具有額外層的GaAs或GaN和肖特基結(jié)構(gòu)成（圖5）。耗盡模式是最常見的配置。改進的性能版本是使用pHEMT額外的銦層進一步加速電子運動。這些

器件工作在30 GHz或更高的頻率。

圖5：這是GaN HEMT的基本結(jié)構(gòu)。 襯底通常是藍(lán)寶石或碳化硅，也可以使用硅。 2DEG表示二維電子氣體，一層由電子制成的氣體可以在任何方向垂直移動。

最近，GaN已經(jīng)被用于創(chuàng)建標(biāo)準(zhǔn)的正常關(guān)閉增強型MOSFET。 這些設(shè)備可以使用高達(dá)幾百伏特的電壓，導(dǎo)通電阻非常低。這些GaN-on-Si器件瞄準(zhǔn)的是開關(guān)模式電源應(yīng)用。

氮化鎵晶體管在軍事系統(tǒng)中的應(yīng)用已經(jīng)有一段時間了，大概10年左右。在美國國防部（DoD）的倡議下，GaN已迅速發(fā)展成為最新的明星微波功率放大器用工藝。最初為開發(fā)爆炸裝置（IED），用于伊拉克戰(zhàn)爭，GaN已經(jīng)出現(xiàn)在所有新的微波和毫米波電子產(chǎn)品中了，包括雷達(dá)，衛(wèi)星，通信和電子戰(zhàn)（EW）系統(tǒng)。

使GaN如此令人印象深刻的是其高功率密度，而GaAs具有約1.5W / mm的基本功率密度，GaN具有的功率密度在5?12W / mm。它還具有高電子遷移率，這意味著它可以很好的將信號放大到較高的GHz范圍內(nèi)。典型的GaN晶體管fT為200 GHz。此外，它可以做到相對較高的擊穿電壓水平，達(dá)到了80V左右。

GaN器件通常制造在兩個不同的襯底上，硅上的GaN或碳化硅（SiC）上的GaN。這兩種類型，普遍的共識是功率較低器件使用較便宜的Si襯底。高功率設(shè)備具有更好的熱性能應(yīng)使用SiC襯底晶圓。

GaN的缺點是成本很高?，F(xiàn)在的成本隨著更多的供應(yīng)商進入市場和使用量下降。這些材料是昂貴的，且制造的過程和設(shè)備的成本高昂。隨著數(shù)量的進一步增加，生產(chǎn)成本會下降，但仍然會保持在高于CMOS工藝成本的水平。

GaN技術(shù)的主要應(yīng)用焦點是微波和毫米波功率放大器。單個放大器可以達(dá)到幾十瓦的功率水平。在其他并行/推拉/Doherty配置下，功率達(dá)到數(shù)百，甚至數(shù)千瓦特都是可能的，大多數(shù)應(yīng)用是軍事相關(guān)的相控陣?yán)走_(dá)模塊，衛(wèi)星功率放大器，干擾器和其他電子戰(zhàn)（EW）設(shè)備。

過去，行波管（TWT）實現(xiàn)了高功率，今天仍然是一些應(yīng)用的選擇。硅LDMOS FET出現(xiàn)后，提供了數(shù)百、上千瓦的功率水平。但是，這些器件不能在6 GHz以上的頻率使用。這個高功率的微波和毫米波段需求帶動了過去新型GaN晶體管的發(fā)展，只用了幾年時間就可以在30 GHz或更高的頻率上輕松提供數(shù)十到數(shù)百，甚至數(shù)千瓦的功率。

據(jù)預(yù)測，GaN放大器將開始取代一些TWT衛(wèi)星和雷達(dá)放大器。對于功率轉(zhuǎn)換，GaN也有相當(dāng)大的優(yōu)勢。GaN晶體管開關(guān)是高電壓操作，因此是大功率dc-dc轉(zhuǎn)換器和其他開關(guān)模式電路的理想選擇。在一些應(yīng)用中，GaN開關(guān)晶體管可以代替IGBT。GaN器件可以實現(xiàn)更小尺寸，更有效和耐熱的電路，這正是軍事應(yīng)用所必需得。

GaN也適用于除功率以外的應(yīng)用放大或轉(zhuǎn)換?？梢允褂肎aN做不同類型的晶體管，如MESFET，HBT和pHEMT。這些可用于制造MMIC放大器。隨著這些新設(shè)備的改進，它們將會逐步取代硅，因為它們能夠在40 GHz的頻率上穩(wěn)定工作。

GaN制造工藝在不斷進步，以降低成本，目前，GaAs繼續(xù)占主導(dǎo)地位，主要用于具有小信號MMIC，LNA以及低電平的手機和移動無線電的功率放大器。但是，隨著GaN成本的降低，以及GaN對小信號應(yīng)用領(lǐng)域的滲透，砷化鎵很可能會失去不少市場，其他用硅（LDMOS），SiGe，SiC將繼續(xù)找到其獨特的利基適合應(yīng)用。

自20世紀(jì)60年代以來，半導(dǎo)體行業(yè)一直在追捧摩爾定律，即每兩年（或18個月），芯片的晶體管數(shù)量翻一番。晶體管尺寸有降低，速度有所增加，更多的電路可以放在一個較小的芯片上。

展望未來，有兩個主要問題：

第一，晶體管的特征尺寸達(dá)到了材料中的原子大小，這是最終的限制。目前，10nm芯片正在制造，一些制造商正在研究更小的7nm~5 nm制程。生產(chǎn)這樣的芯片是比較困難和昂貴的，這意味著只有最大和設(shè)備齊全的半導(dǎo)體廠商才可以基于更小的幾何尺寸開發(fā)芯片。

第二，半導(dǎo)體產(chǎn)業(yè)如何發(fā)展壯大？硅產(chǎn)品將繼續(xù)存在，新的機遇，如汽車電子和物聯(lián)網(wǎng)設(shè)備市場。手機行業(yè)仍然需要標(biāo)準(zhǔn)芯片以及速度更快的芯片。因此，越來越多的新材料、新工藝將被采納。