Physical Verification 介紹——LVL

mzsm 2022-06-22 發(fā)布于湖北

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本公眾號【讀芯樹：duxinshu_PD】主要介紹數(shù)字集成電路物理設計相關知識，才疏學淺，如有錯誤，歡迎指正交流學習。

這是集成電路物理設計的第六個系列【Physical Verification】的第九篇文章，本篇文章主要介紹LVL相關內(nèi)容：

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什么是LVL?

LVL = Layout Versus Layout
版圖與版圖文件的對比。
LVL主要是驗證兩個版圖文件是否是一致的，保證tapeout的數(shù)據(jù)的準確性，一般情況主要驗證tapeout版圖文件中所使用的IP，Memory，Block GDS文件是否是最終版本。

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如何進行LVL驗證？

Calibre

##create xor.rule fil

dbdiff -system GDS -design design_name.gds design_name -refsystem GDS -refdesign ref_design_name.gds refdesign_name -write_xor_rule design_xor.rule -resultformat ASCII | tee gen_xor_rule.log

##run drc checkcalibre -drc -hier 64 -turbo 32 -fx design_xor.rule | tee design.lvl.logcalibredrv -m design.gds.gz -rve xor.rules.asc

IC Validator

icv_lvl design1.gds design2.gds -c design_name -quick

Skipper

ski-flashlvl -ControlFILE ./design_config.txt -CPU 32 | tee ./design.lvl.log###design_config.txtLAYOUT INPUT1 'design1.gds.gz'LAYOUT TYPE1 GDSLAYOUT TOP1 design1LAYOUT INPUT2 'design2.gds.gz'LAYOUT TYPE2 GDSLAYOUT TOP2 design2LATOUT OUTPUT 'design.lvl.gds'OA LAYER MAP FILE 'mapfile.map'SUMMARY FILE 'design.lvl.sum'

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參考文獻

Fusion Compiler/ IC Compiler II User GuideInnovus User Guidehttps://www./channel/UCVWaC1gXZfHNqwdl6jovsjQ

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