HyperLynx高速電路仿真實戰(zhàn) | ProcessOn

李清龍1023 2021-10-05

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8HDM I仿真實例

8.1 HDM I

8.2 HDMI電氣規(guī)范解讀

8.2.1 HDM I線纜規(guī)范

8.2.2 HDM I源設備規(guī)范

8.2.3 HDM I接收設備規(guī)范

8.3 眼圖和眼圖模板

8.3.1 眼圖和眼圖模板介紹

8.3.2 在HyperLynx中設置眼圖模板

8.4 HDM I仿真

8.4.1 HDM I源設備仿真拓撲結構

8.4.2 HDM I仿真分析方法

8.4.3 HDM I布線長度仿真

8.4.4 HDM I差分對內(nèi)長度偏差仿真

8.4.5 HDM I差分對間的長度偏差仿真

8.5 HDM I設計規(guī)則

8.6 本章小結

7傳輸線串擾仿真實例

7.1 傳輸線串擾

7.1.1 近端串擾和遠端串擾

7.1.2 耦合長度

7.1.3 串擾飽和長度

7.2 HyperLynx參數(shù)掃描仿真

7.3 串擾的仿真

7.3.1 串擾仿真拓撲結構

7.3.2 耦合長度對串擾的影響

7.3.3 傳輸線的間距對串擾的影響

7.3.4 帶狀線的串擾

7.3.5 傳輸線到參考層的距離對串擾的影響

7.3.6 相鄰布線層之間的串擾

7.3.7 傳輸線鏈路阻抗不匹配的串擾仿真

7.4 串擾定量仿真實例

7.5 在BoardSim的串擾仿真

7.6 如何減小串擾

7.7 本章小結

6傳輸線、反射及端接仿真

6.1 傳輸線

6.1.1 理想傳輸線

6.1.2 層疊類型傳輸線

6.1.3 微帶線和帶狀線類型

6.1.4 其他類型傳輸線

6.1.5 無損傳輸線與有損傳輸線的仿真對比

6.1.6 仿真損耗對眼圖的影響

6.1.7 差分傳輸線

6.1.8 差分傳輸線與單端傳輸線

6.2 傳輸線時延

6.3 反射仿真

6.3.1 反射階梯圖

6.3.2 短樁線的反射

6.4 如何消除反射

6.5 端接

6.5.1 點對點無端接仿真設計

6.5.2 源端端接仿真設計

6.5.3 并聯(lián)端接仿真設計

6.5.4 戴維寧端接仿真設計

6.5.5 RC端接仿真設計

6.6 本章小結

5LineSim及前仿真

5.1 LineSim仿真

5.1.1 LineSim仿真界面開啟

5.1.2 菜單欄

5.1.3 元器件庫

5.1.4 工具欄

5.2 LineSim基本設置

5.2.1 HyperLynx基本設置

5.2.2 庫路徑的設置

5.2.3 器件索引號映射設置

5.2.4 單位設置

5.3 LineSim的基本操作

5.3.1 仿真文件的保存

5.3.2 增加元件

5.3.3 分配模型

5.3.4 編輯傳輸線

5.3.5 編輯電路拓撲結構

5.3.6 電源設置

5.3.7 設置仿真條件和運行仿真

5.4 前仿真

5.5 本章小結

4PCB材料及層疊設計

4.1 PCB材料

4.1.1 銅箔

4.1.2 半固化片 (PP)和芯板 (Core)

4.1.3 介電常數(shù) (Dk)

4.1.4 介質(zhì)損耗角 (Df)

4.1.5 什么是FR4

4.2 阻抗計算

4.2.1 微帶線阻抗計算

4.2.2 帶狀線阻抗計算

4.2.3 共面波導阻抗計算

4.3 層疊設計

4.3.1 層疊設計的基本原則

4.3.2 層疊設計的典型案例

4.3.3 層疊結構中包含的參數(shù)信息

4.4 HyperLynx中層疊設計實例

4.4.1 層疊中層的編輯

4.4.2 層疊中厚度的編輯

4.4.3 介電常數(shù)和介質(zhì)損耗角設置

4.4.4 層疊輸出

4.5 本章小結

3仿真模型

3.1 SPICE模型

3.2 DML模型

3.3 IBIS模型

3.3.1 IBIS模型簡介

3.3.2 IBIS模型編輯器

3.3.3 IBIS語法

3.3.4 IBIS結構

3.3.5 IBIS舉例詳解

3.4 S參數(shù)模型

3.4.1 S參數(shù)模型簡介

3.4.2 Touchstone查看器

3.5 本章小結

2HyperLynx概述

2.1 Mentor簡介

2.2 HyperLynx的工具架構

2.3 HyperLynx的特點

2.4 HyperLynx前仿真和后仿真的流程

2.5 本章小結

1信號完整性設計

1.1 信號完整性概述

1.1.1 上升/下降時間

1.1.2 占空比

1.1.3 建立時間

1.1.4 保持時間

1.1.5 抖動

1.1.6 傳輸線

1.1.7 微帶線和帶狀線

1.1.8 特性阻抗

1.1.9 反射

1.1.10 串擾

1.1.11 單調(diào)性

1.1.12 過沖/下沖

1.1.13 眼圖

1.1.14 碼間干擾

1.1.15 誤碼率

1.1.16 損耗

1.1.17 趨膚效應

1.2 電源完整性概述

1.3 電磁兼容性概述

1.4 本章小結

附錄B IT-180A電氣參數(shù)特性表

附錄A Micron DRAM芯片數(shù)據(jù)信號的SPICE模型

13.1 電源分配網(wǎng)絡 (PDN)

13.2 目標阻抗

13.3 AC去耦仿真流程

13.4 AC去耦仿真向?qū)?/div>

13.5 AC仿真結果分析

13.6 如何增加去耦電容

13.7 如何設計好電源系統(tǒng)

13.8 本章小結

13電源完整性AC去耦仿真實例

12.1 電源完整性概述

12.2 電源完整性仿真分析

12.3 DCDrop仿真流程

12.4 確定電源網(wǎng)絡參數(shù)

12.5 層疊設置

12.6 電源電壓設置

12.7 電源直流壓降仿真 (DC Drop)

12.8 電源直流壓降批量仿真

12.9 仿真后結果分析

12.10 如何改善電壓下降較多的設計

12.11 本章小結

12電源完整性之DC Drop仿真實例

11.1 高速串行接口

11.2 SERDES(串行/解串器)架構

11.3 高速串行鏈路仿真拓撲架構

11.4 高速串行信號仿真流程

11.5 IBIS-AM I模型

11.6 高速串行信號仿真方法

11.7 IBIS-AM I通道分析PCI-E 3.0

11.8 快速眼圖 (FastEye)通道分析USB 3.0

11.9 高速串行總線設計注意事項

11.10 本章小結

11高速串行總線仿真

10.1 DDR總線

10.2 DDR3原理框圖

10.3 ODT

10.4 ZQ校準

10.5 Write Leveling與fly-by結構

10.6.1 DDR3過沖和下沖

10.6.2 DDR3高/低電平

10.6.3 DDR3差分信號交叉點電壓

10.6.4 時序要求

10.6.5 DDR3斜率降額

10.6 DDR3的電氣規(guī)范

10.7 時序模型設計

10.8.1 DDRx仿真流程

10.8.2 仿真前參數(shù)設置

10.8.3 批處理仿真前驗證

10.8.4 DDRx總線批處理仿真

10.8 DDRx總線批量仿真

10.9 仿真結果分析解讀

10.10 DDR3/4設計要點

10.11 本章小結

10DDR3和DDRx總線批處理仿真案例

9.1 PCB文件轉(zhuǎn)換

9.2 選取仿真網(wǎng)絡

9.3.1 選擇電源網(wǎng)絡

9.3.2 編輯電源網(wǎng)絡電壓

9.3.3 分配電源網(wǎng)絡給平面

9.3 設置電源

9.4 設置差分對

9.5.1 單個網(wǎng)絡賦模型

9.5.2 全局賦模型

9.5 設置模型

9.6 提取原理圖

9.7 查看信號網(wǎng)絡的屬性

9.8 快速添加端接

9.9.1 普通信號網(wǎng)絡批量仿真設置

9.9.2 普通批量仿真及報告解讀

9.9 普通信號網(wǎng)絡批量仿真

9.10 本章小結

9BoardSim和PCB板級仿真分析

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