先來回顧一下我們的整體方案↘↘↘

接下來我們就進(jìn)入

第三部分、第四部分和第五部分

在計(jì)算機(jī)架構(gòu)中，DDR作為程序運(yùn)算的動(dòng)態(tài)存儲(chǔ)器，面對(duì)如高性能計(jì)算、圖形計(jì)算、移動(dòng)計(jì)算、工業(yè)應(yīng)用等領(lǐng)域的要求，發(fā)展出DDR4，以及用于圖形計(jì)算的GDDR5, HBM2，面向移動(dòng)計(jì)算的低功耗LPDDR4等標(biāo)準(zhǔn)。

處理器的運(yùn)算速度越來越快，DDR的性能也要求越來越高，明顯的趨勢(shì)是DDR總線工作頻率持續(xù)提升， DDR4 達(dá)到3.2GT/s, 用于智能手機(jī)等低功耗場(chǎng)合的LPDDR4速率甚至超越了DDR4，最高達(dá)到4.2GT/s，JEDEC在年中的論壇中提出未來的DDR5工作速率將達(dá)到6.4GT/s，由于速率的提升，DDR5中將可能考慮在接收端采用多階DFE均衡器，而在強(qiáng)調(diào)性能的圖形計(jì)算領(lǐng)域，規(guī)劃中的GDDR6的工作速率可能會(huì)達(dá)到16GT/s。另一方面由于能耗比的要求，DDR標(biāo)準(zhǔn)在演進(jìn)中工作電壓持續(xù)走低，如LPDDR4X的工作電壓降低至0.6V。  

DDR總線采用源同步的技術(shù)，多比特并行通信的機(jī)制，總線中會(huì)存在同步開關(guān)噪聲和串?dāng)_等問題；由于信號(hào)速率持續(xù)提升單個(gè)比特位寬收窄，導(dǎo)致時(shí)序裕度變的很緊張，抖動(dòng)問題也越發(fā)明顯；而工作電壓的降低，噪聲和電源完整性的問題也變得非常顯著。DDR4總線既有并行總線存在的問題，也要面臨如同高速SERDES設(shè)計(jì)中存在的挑戰(zhàn)，可以說是在數(shù)字系統(tǒng)中最為復(fù)雜的一環(huán)，如果不能保證DDR總線的可靠運(yùn)行，有可能會(huì)導(dǎo)致整個(gè)硬件系統(tǒng)的崩潰。

針對(duì)這些問題，是德科技提供了從DDR4總線的設(shè)計(jì)仿真和分析，到系統(tǒng)上電后DDR4信號(hào)完整性驗(yàn)證、時(shí)序驗(yàn)證、眼圖輪廓測(cè)試、電源完整性驗(yàn)證，以及總線時(shí)序一致性分析，故障定位，性能統(tǒng)計(jì)等等完整的解決方案。（如下圖所示）

JEDEC協(xié)會(huì)定義的DDR4信號(hào)特性主要包括以下主要內(nèi)容↘↘↘

其中電氣特性和時(shí)序特性基本與之前DDR3等要求比較類似，眼圖這一項(xiàng)是隨著信號(hào)速率的提升，新增加的一個(gè)要求?？赡苡凶x者會(huì)問，以前DDR3或之前的測(cè)試，示波器軟件也有眼圖測(cè)試，到了DDR4對(duì)于眼圖測(cè)試要求有什么區(qū)別嗎？（篇幅所限，以上問題本文不再做進(jìn)一步的詳細(xì)解釋，有興趣的同學(xué)可以 點(diǎn)擊下載>>>【DDR4眼圖測(cè)試】全文了解。）

是德科技ADS仿真軟件的DDR4總線仿真器，提供了統(tǒng)計(jì)眼圖分析的功能，能夠在短時(shí)間內(nèi)統(tǒng)計(jì)計(jì)算在極低誤碼率(1e-16)下的DQ眼圖，根據(jù)規(guī)范判斷模板是否違規(guī)。另外基于總線的仿真，也很易于仿真基于串?dāng)_因素下的眼圖質(zhì)量。

基于示波器的DDR4信號(hào)實(shí)測(cè)，可以利用大家熟悉的InfiniiScan區(qū)域觸發(fā)功能，很容易分離出“寫”信號(hào)，再通過Gating功能對(duì)Burst寫信號(hào)做時(shí)鐘恢復(fù)和眼圖重建，再進(jìn)行Eye Contour測(cè)量，并驗(yàn)證1e-16誤碼率下的眼圖模板是否違規(guī)。如果是使用一致性測(cè)試軟件，就不用手動(dòng)操作，軟件會(huì)自動(dòng)跟蹤和分離波形并實(shí)現(xiàn)眼圖測(cè)試（如下圖所示）

DDR4做測(cè)試時(shí)，由于BGA信號(hào)難以探測(cè)，是德科技提供了N2114A/N2115A等DDR4 Interposer，將BGA下方的信號(hào)引到Interposer外圍，方便探頭焊接。

最后，對(duì)于物理層無論是仿真還是一致性測(cè)試軟件得到的數(shù)據(jù)，都可以通過數(shù)據(jù)分析工具N8844A導(dǎo)入到云端，通過可視化工具，生成統(tǒng)計(jì)分析表格，對(duì)比性分析高低溫、高低電壓等極端情況下不同的測(cè)試結(jié)果，比較不同被測(cè)件異同。為開發(fā)測(cè)試部門提供靈活和有效的大數(shù)據(jù)分析平臺(tái)。

以上，我們介紹了DDR4總線物理層仿真測(cè)試和協(xié)議層的測(cè)試方案，借助仿真軟件、示波器和邏輯分析儀對(duì)DDR4總線分析調(diào)試的主要方法。

再通過邏輯分析儀的內(nèi)存軟件解析DDR總線的操作和分析性能，可以分析出由于系統(tǒng)中集中的讀操作，以及LPDDR4的速率切換導(dǎo)致了電源電壓的波動(dòng)，以及特定命令操作導(dǎo)致的電壓跌落現(xiàn)象。（詳細(xì)技術(shù)細(xì)節(jié)，請(qǐng)點(diǎn)擊下載>>>【DDR4眼圖測(cè)試】進(jìn)一步了解。）

NANDmemory 顆粒和其controller 之間的高速接口主要分以下幾種↘↘↘

以UFS為例，讓我們分別來看這類高速接口的

1、物理層一致性測(cè)試

• 發(fā)射端

• 接收端

• 接口及互連S參數(shù)和阻抗

2、協(xié)議層分析和測(cè)試

隨著智能手機(jī)的爆炸式增長，移動(dòng)存儲(chǔ)技術(shù)也發(fā)生著巨大的變化，從早期手機(jī)內(nèi)置存儲(chǔ)器并且開放MicroSD存儲(chǔ)卡接口，到現(xiàn)在多數(shù)手機(jī)只有內(nèi)部固定存儲(chǔ)器。

這些年eMMC技術(shù)被廣泛使用，最新eMMC5.1標(biāo)準(zhǔn)理論最高傳輸速率可以達(dá)到400MB/s，但最近移動(dòng)設(shè)備中越來越多采用了JEDEC協(xié)會(huì)定義的UFS協(xié)議。

UFS2.1協(xié)議基于MIPI M-PHY G3的物理層標(biāo)準(zhǔn)，使用兩個(gè)通道，與eMMC比較，簡(jiǎn)單來說是將從并行改為串行架構(gòu)，收發(fā)雙向全雙工傳輸，兩路傳輸吞吐速率可以達(dá)到11.6Gbps。除了高速率性能，另外UFS具有很好的功耗性能，在移動(dòng)領(lǐng)域有替代eMMC的趨勢(shì)。我在這里總結(jié)了一下UFS與eMMC的主要差異：

>>> UFS的物理層測(cè)試方案

UFS采用分層結(jié)構(gòu)，底層物理層采用MIPI聯(lián)盟的M-PHY標(biāo)準(zhǔn)，數(shù)據(jù)鏈路層為UniPro，再上層協(xié)議層采用JEDEC協(xié)會(huì)定義的UFS協(xié)議。

UFS2.1架構(gòu)如下圖所示↘↘↘

▲ 上圖引用自Arasan網(wǎng)站

>>> M-PHY物理層主要有如下主要的特點(diǎn)

每個(gè)信號(hào)通路是單向傳輸，信號(hào)采用差分傳輸機(jī)制，信號(hào)有高速HS和低速LS兩種模式，高速信號(hào)采用8b/10b編碼，使用PLL類型端時(shí)鐘恢復(fù)，在突發(fā)的開始需要同步信號(hào)；低速信號(hào)則使用PWM調(diào)制方式。M-PHY有兩種電壓擺幅大幅度LA和小幅度SA，可以工作在端接模式和非端接模式，后一種可以在低功耗要求時(shí)使用。

M-PHY一致性測(cè)試規(guī)范包括了發(fā)射端，接收端，接口及互連S參數(shù)和阻抗三部分內(nèi)容。

>>> 發(fā)射端測(cè)試方案如下：

詳情請(qǐng)下載相關(guān)文檔查看，點(diǎn)擊下載>>>

>>> 接收端測(cè)試方案如下：

接收端的測(cè)試難點(diǎn)有幾個(gè)方面：

• 接收測(cè)試的原理是，激勵(lì)壓力信號(hào)到接收端，環(huán)回后測(cè)試誤碼率，壓力信號(hào)通常包括隨機(jī)抖動(dòng)Rj，確定性抖動(dòng)包括ISI和正弦抖動(dòng)Sj掃描，激勵(lì)源允許加入去加重，環(huán)回后測(cè)試設(shè)備需要通過CDR恢復(fù)時(shí)鐘，進(jìn)而測(cè)試誤碼率。是德科技M8020A誤碼儀集成經(jīng)過校準(zhǔn)的Rj，BUJ, PJ,SSC等抖動(dòng)源，內(nèi)置可調(diào)節(jié)ISI，可以直接按照規(guī)范規(guī)定的CH1/CH2的插入損耗要求生成ISI。內(nèi)置CDR從環(huán)回信號(hào)恢復(fù)時(shí)鐘測(cè)試誤碼率。

• 在做UFS接收測(cè)試時(shí)，芯片有可能內(nèi)置參考時(shí)鐘如19.2MHz不能外部輸入，這就要求誤碼儀與被測(cè)芯片提供的時(shí)鐘同步，對(duì)于G3的信號(hào)速率5.8Gb/s，要求內(nèi)部倍頻304倍，如果是G4的速率11.6Gb/s，需要倍頻608倍，M8020A的0G6選件可以直接外部參考時(shí)鐘輸入倍頻后產(chǎn)生G3/G4要求的速率信號(hào)激勵(lì)給被測(cè)件。

• CTS除了要求接收容忍度測(cè)試之外，也會(huì)測(cè)試2.1.6 – HS-RXLane-to-Lane Skew (TL2L-SKEW-HS-RX)，這一項(xiàng)是要求測(cè)試接收端的通道與通道間對(duì)skew的容忍度，這就要求激勵(lì)源有2個(gè)通道，M8020A誤碼儀可以支持4通道16.2Gbps的發(fā)生和誤碼檢測(cè)通道。

>>> 互連S參數(shù)和阻抗測(cè)試方案：

需要注意的是測(cè)試SDD21回波損耗的時(shí)候，被測(cè)件需要在工作狀態(tài)并發(fā)出CRPAT碼型的情況下做測(cè)試，TDR需要加入大量平均以減少被測(cè)信號(hào)發(fā)射波形的影響，這種測(cè)試推薦使用網(wǎng)絡(luò)儀完成，可以調(diào)整發(fā)射功率和減少IFBW減少DUT發(fā)射信號(hào)對(duì)測(cè)量的影響，是德科技VNA E5071C帶有TDR選件功能，可以從頻域到時(shí)域?qū)崿F(xiàn)完整的測(cè)試要求。

>>> UFS協(xié)議層分析和測(cè)試方案：

上圖展示了是德科技U4431A UFS協(xié)議分析儀和捕獲分析UFS鏈路協(xié)議的界面，U4431A支持M-PHY G3速率等級(jí)，采集深度16GB，可以支持雙向各4個(gè)lane。

SSD是Solid State Drive也就固態(tài)盤的簡(jiǎn)寫，作用如同傳統(tǒng)硬盤，在系統(tǒng)掉電后，仍可以保持存儲(chǔ)數(shù)據(jù)和程序。當(dāng)然也有Intel美光等公司開發(fā)基于高速固態(tài)存儲(chǔ)器技術(shù)3DXpoint也可以用于動(dòng)態(tài)訪問應(yīng)用，這里由于篇幅所限，不在本文的討論范圍之內(nèi)。

相較于機(jī)械硬盤，SSD訪問速度大幅提升，也有噪音低、不怕碰撞等優(yōu)點(diǎn)。從這些年的發(fā)展來看，SSD容量大幅度提升，成本也逐步降低，在消費(fèi)領(lǐng)域或者企業(yè)市場(chǎng)已經(jīng)有很大的普及。

現(xiàn)在的SSD多數(shù)采用TLC或MLC NANDFlash作為存儲(chǔ)介質(zhì)，除了NAND存儲(chǔ)器顆粒之外，在SSD架構(gòu)中，通常包括SSD控制器實(shí)現(xiàn)存儲(chǔ)器的訪問控制、緩沖器管理和特定的算法，也包括DDR 存儲(chǔ)器實(shí)現(xiàn)數(shù)據(jù)緩沖和計(jì)算，以及與主機(jī)通信的的高速接口。對(duì)于DDR的測(cè)試方案，前面我們做了介紹，這一部分，我們主要來討論一下高速接口的部分。

▲ 摘自Coding forSSDs – Part 2: Architecture of an SSD and Benchmarking

SSD控制器主要接口類型的包括PCIe, SAS, SATA, USB等，這里我總結(jié)了這幾種接口技術(shù)的主要差別。

由于標(biāo)準(zhǔn)PCIe和SAS接口技術(shù)的高性能和擴(kuò)展性，一般更多用于企業(yè)應(yīng)用，而SATA和USB接口通常用于個(gè)人消費(fèi)領(lǐng)域。

從使用的接口類型來看，PCIe協(xié)會(huì)PCISIG定義了除標(biāo)準(zhǔn)接口之外，還支持包括U.2, SATA Express以及m.2接口，并在最近也開發(fā)定義了OCulink的電纜接口。從這幾種標(biāo)準(zhǔn)來看，以PCIe3.0為代表，采用了更加復(fù)雜的編碼格式，以提升傳輸效率，另外發(fā)射接收端均衡能力也有很大提升，比如PCIe3.0在規(guī)范中定義了鏈路均衡訓(xùn)練機(jī)制，RC和EP芯片通過鏈路協(xié)商調(diào)整預(yù)加重和接收均衡，使得系統(tǒng)誤碼率維持在低水平。

首先我們先來了解PCIe總線的情況。2017年10月，PCISIG正式發(fā)布了PCIe4.0基礎(chǔ)規(guī)范1.0版本，這是PCIe規(guī)范發(fā)展的一個(gè)重要里程碑，另外PCIe協(xié)會(huì)預(yù)計(jì)會(huì)在2019年正式發(fā)布PCIe5.0規(guī)范。PCIe4.0的傳輸速度比3.0加倍，達(dá)到16GT/s，相信在未來陸續(xù)會(huì)有支持4.0的CPU、外設(shè)產(chǎn)品陸續(xù)發(fā)布。當(dāng)然對(duì)于NVMe協(xié)議來說，短期來說主流還是基于PCIe3.0，未來也有可能有支持4.0的產(chǎn)品。

下面是PCIe3.0/4.0 NVMe SSD設(shè)備的發(fā)射端和接收端測(cè)試方案框圖

其中發(fā)射端展示的是NVMe設(shè)備通過矩陣開關(guān)實(shí)現(xiàn)2路信號(hào)的自動(dòng)化實(shí)測(cè)連接圖，被測(cè)件通過PCIe3.0測(cè)試夾具CBB3，將被測(cè)件的兩路或更多路信號(hào)連接到Keysight U3020矩陣開關(guān)，再將公共端口差分連接到是德科技Z系列或V系列示波器，通過示波器的Aux Out輸出端口經(jīng)過Balun連接到測(cè)試夾具的Rx0，由軟件控制產(chǎn)生100MHz時(shí)鐘觸發(fā)被測(cè)件切換碼型和preset。對(duì)于NVMe設(shè)備接收端測(cè)試，M8020A具有極高集成度，內(nèi)置8階發(fā)射端去加重，內(nèi)置共模差模干擾，接收均衡，CDR，并具有鏈路協(xié)商機(jī)制，如圖所示，整個(gè)鏈接環(huán)境非常簡(jiǎn)化，就可以完成接受容忍度測(cè)試，并且M8020A也是PCISIG官方推薦的鏈路均衡測(cè)試方案。

對(duì)于U.2（SFF-8639）接口，PCISIG發(fā)布了一致性測(cè)試夾具，下圖展示了U.2接口的NVMe SSD卡的發(fā)射機(jī)測(cè)試連接實(shí)物圖?？梢允褂肧igTest進(jìn)行參數(shù)測(cè)量，也可以使用Z或V系列示波器內(nèi)部的PCIe一致性測(cè)試軟件N5393F，支持U.2 End Point測(cè)試模式，實(shí)現(xiàn)U.2參數(shù)的自動(dòng)化一致性測(cè)試。

>>> PCIe和NVMe協(xié)議測(cè)試

U4301B協(xié)議分析儀平臺(tái)，支持PCIe3.0協(xié)議解析，支持LTSSM狀態(tài)機(jī)分析，解析EQ鏈路協(xié)商的過程；并且支持NVMe，AHCI等事物層的解碼；統(tǒng)計(jì)PCIe總線的性能分析。這個(gè)分析平臺(tái)可以支持標(biāo)準(zhǔn)PCIe x 1到 x 16插槽，也支持焊接方式，以及M.2和U.2接口卡的探測(cè)。

另外，是德科技的U4305B PCIe訓(xùn)練器可以模擬PCIe3.0的主設(shè)備或從設(shè)備，訓(xùn)練對(duì)端被測(cè)件，可以進(jìn)行LTSSM測(cè)試，完成PCIe3.0官方的協(xié)議一致性測(cè)試。另外，針對(duì)NVMe，U4305B可以模擬NVMe主設(shè)備，產(chǎn)生NVMe會(huì)話，發(fā)送NVMe命令，與被測(cè)件通信，完成NVMe的一致性測(cè)試。是德科技也提供PCIe備板設(shè)備N5316A，將U4305B和被測(cè)件NVMeSSD插卡都插在備板上實(shí)現(xiàn)相關(guān)的測(cè)試。

>>> SAS TX/RX 測(cè)試方案

M8020A可以配置兩通道碼型發(fā)生功能，在Tx測(cè)試時(shí)可以使用雙通道合路產(chǎn)生OOB信號(hào)， Rx測(cè)試內(nèi)置ISI可以模擬規(guī)范要求的外部ISI損耗要求，并且利用第二通道產(chǎn)生SAS要求的串?dāng)_信號(hào)。

>>> SATA TX/RX測(cè)試方案

下圖簡(jiǎn)化的Tx測(cè)試可以強(qiáng)制DUT發(fā)送指定的測(cè)試碼型，也可以利用M8020A誤碼儀作為BIST信號(hào)發(fā)生器，訓(xùn)練DUT進(jìn)入環(huán)回并發(fā)射指定測(cè)試碼型，完成自動(dòng)化的測(cè)試。

>>> USB3.1/3.2測(cè)試方案

這里展示了越來越普及的Type C接口方式，USB3.1Tx/Rx測(cè)試方案，其中N7015A是Type C接口測(cè)試夾具，N7018A夾具支持PD和AltMode，并且支持USB3.1 SCD和LBPM的LFPS信號(hào)的生成和握手，完成Tx的參數(shù)測(cè)試。對(duì)于Rx測(cè)試，M8020A內(nèi)置ISI功能，可以模擬USB協(xié)會(huì)規(guī)范定義的傳輸參考通道的插損模型，實(shí)現(xiàn)精簡(jiǎn)連接環(huán)境下的Rx接收容忍度測(cè)量，并且M8020A也支持CTS中要求的LFPSRx容忍度測(cè)量。