首先，我們先了解一下內(nèi)存的大體結(jié)構(gòu)工作流程，這樣會比較容量理解這些參數(shù)在其中所起到的作用。這部分的講述運(yùn)用DDR3的簡化時(shí)序圖。

   DDR3的內(nèi)部是一個(gè)存儲陣列，將數(shù)據(jù)“填”進(jìn)去，你可以它想象成一張表格。和表格的檢索原理一樣，先指定一個(gè)行（Row），再指定一個(gè)列（Column），我們就可以準(zhǔn)確地找到所需要的單元格，這就是內(nèi)存芯片尋址的基本原理。對于內(nèi)存，這個(gè)單元格可稱為存儲單元,那么這個(gè)表格（存儲陣列）就是邏輯 Bank（Logical Bank，下面簡稱Bank）。 

DDR3內(nèi)部Bank示意圖，這是一個(gè)NXN的陣列，B代表Bank地址編號，C代表列地址編號，R代表行地址編號。

如果尋址命令是B1、R2、C6，就能確定地址是圖中紅格的位置

目前DDR3內(nèi)存芯片基本上都是8個(gè)Bank設(shè)計(jì)，也就是說一共有8個(gè)這樣的“表格”。

尋址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最終的確尋址單元。

目前DDR3系統(tǒng)而言，還存在物理Bank的概念，這是對內(nèi)存子系統(tǒng)的一個(gè)相關(guān)術(shù)語，并不針對內(nèi)存芯片。內(nèi)存為了保證CPU正常工作，必須一次傳輸完CPU 在一個(gè)傳輸周期內(nèi)所需要的數(shù)據(jù)。而CPU在一個(gè)傳輸周期能接受的數(shù)據(jù)容量就是CPU數(shù)據(jù)總線的位寬，單位是bit(位)?？刂苾?nèi)存與CPU之間數(shù)據(jù)交換的北橋芯片也因此將內(nèi)存總線的數(shù)據(jù)位寬等同于CPU數(shù)據(jù)總線的位寬，這個(gè)位寬就稱為物理Bank（Physical Bank，有的資料稱之為Rank）的位寬。目前這個(gè)位寬基本為64bit。

在實(shí)際工作中，Bank地址與相應(yīng)的行地址是同時(shí)發(fā)出的，此時(shí)這個(gè)命令稱之為“行激活”（Row Active）。在此之后，將發(fā)送列地址尋址命令與具體的操作命令（是讀還是寫），這兩個(gè)命令也是同時(shí)發(fā)出的，所以一般都會以“讀/寫命令”來表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫命令發(fā)出之間的間隔被定義為tRCD，即RAS to CAS Delay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），我們可以理解為行選通周期。tRCD是DDR的一個(gè)重要時(shí)序參數(shù)，廣義的tRCD以時(shí)鐘周期（tCK，Clock Time）數(shù)為單位，比如tRCD=3，就代表延遲周期為兩個(gè)時(shí)鐘周期，具體到確切的時(shí)間，則要根據(jù)時(shí)鐘頻率而定，DDR3-800，tRCD=3，代表30ns的延遲。

                     圖中顯示的是tRCD=3

接下來，相關(guān)的列地址被選中之后，將會觸發(fā)數(shù)據(jù)傳輸，但從存儲單元中輸出到真正出現(xiàn)在內(nèi)存芯片的 I/O 接口之間還需要一定的時(shí)間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需要進(jìn)行信號放大），這段時(shí)間就是非常著名的 CL（CAS Latency，列地址脈沖選通潛伏期）。CL 的數(shù)值與 tRCD 一樣，以時(shí)鐘周期數(shù)表示。如 DDR3-800，時(shí)鐘頻率為 100MHz，時(shí)鐘周期為 10ns，如果 CL=2 就意味著 20ns 的潛伏期。不過CL只是針對讀取操作。

由于芯片體積的原因，存儲單元中的電容容量很小，所以信號要經(jīng)過放大來保證其有效的識別性，這個(gè)放大/驅(qū)動工作由S-AMP負(fù)責(zé)，一個(gè)存儲體對應(yīng)一個(gè)S- AMP通道。但它要有一個(gè)準(zhǔn)備時(shí)間才能保證信號的發(fā)送強(qiáng)度（事前還要進(jìn)行電壓比較以進(jìn)行邏輯電平的判斷），因此從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開始，數(shù)據(jù)即已傳向S-AMP，也就是說此時(shí)數(shù)據(jù)已經(jīng)被觸發(fā)，經(jīng)過一定的驅(qū)動時(shí)間最終傳向數(shù)據(jù)I/O總線進(jìn)行輸出，這段時(shí)間我們稱之為 tAC（Access Time from CLK，時(shí)鐘觸發(fā)后的訪問時(shí)間）。

                      圖中標(biāo)準(zhǔn)CL=2，tAC=1

  目前內(nèi)存的讀寫基本都是連續(xù)的，因?yàn)榕cCPU交換的數(shù)據(jù)量以一個(gè)Cache Line（即CPU內(nèi)Cache的存儲單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的Rank位寬為8字節(jié)（64bit），那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍睢Ｍ话l(fā)（Burst）是指在同一行中相鄰的存儲單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞?，連續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長度（Burst Lengths，簡稱BL）。

在進(jìn)行突發(fā)傳輸時(shí)，只要指定起始列地址與突發(fā)長度，內(nèi)存就會依次地自動對后面相應(yīng)數(shù)量的存儲單元進(jìn)行讀/寫操作而不再需要控制器連續(xù)地提供列地址。這樣，除了第一筆數(shù)據(jù)的傳輸需要若干個(gè)周期（主要是之前的延遲，一般的是tRCD+CL）外，其后每個(gè)數(shù)據(jù)只需一個(gè)周期的即可獲得。

突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，后續(xù)的尋址與數(shù)據(jù)的讀取自動進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸。

談到了突發(fā)長度時(shí)。如果BL=4，那么也就是說一次就傳送4×64bit的數(shù)據(jù)。但是，如果其中的第二筆數(shù)據(jù)是不需要的，怎么辦？還都傳輸嗎？為了屏蔽不需要的數(shù)據(jù)，人們采用了數(shù)據(jù)掩碼（Data I/O Mask，簡稱DQM）技術(shù)。通過DQM，內(nèi)存可以控制I/O端口取消哪些輸出或輸入的數(shù)據(jù)。這里需要強(qiáng)調(diào)的是，在讀取時(shí)，被屏蔽的數(shù)據(jù)仍然會從存儲體傳出，只是在“掩碼邏輯單元”處被屏蔽。DQM由北橋控制，為了精確屏蔽一個(gè)P-Bank位寬中的每個(gè)字節(jié)，每個(gè)DIMM有8個(gè)DQM 信號線，每個(gè)信號針對一個(gè)字節(jié)。這樣，對于4bit位寬芯片，兩個(gè)芯片共用一個(gè)DQM信號線，對于8bit位寬芯片，一個(gè)芯片占用一個(gè)DQM信號，而對于 16bit位寬芯片，則需要兩個(gè)DQM引腳。

在數(shù)據(jù)讀取完之后，為了騰出讀出放大器以供同一Bank內(nèi)其他行的尋址并傳輸數(shù)據(jù)，內(nèi)存芯片將進(jìn)行預(yù)充電的操作來關(guān)閉當(dāng)前工作行。還是以上面那個(gè)Bank示意圖為例。當(dāng)前尋址的存儲單元是B1、R2、C6。如果接下來的尋址命令是B1、R2、C4，則不用預(yù)充電，因?yàn)樽x出放大器正在為這一行服務(wù)。但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必須要先把R2關(guān)閉，才能對R4尋址。從開始關(guān)閉現(xiàn)有的工作行，到可以打開新的工作行之間的間隔就是tRP（Row Precharge command Period，行預(yù)充電有效周期），單位也是時(shí)鐘周期數(shù)。

在不同Bank間讀寫也是這樣，先把原來數(shù)據(jù)寫回，再激活新的Bank/Row。

數(shù)據(jù)選取脈沖（DQS）

DQS 是DDR中的重要功能，它的功能主要用來在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個(gè)傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個(gè)DQS信號線，它是雙向的，在寫入時(shí)它用來傳送由北橋發(fā)來的DQS信號，讀取時(shí)，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。

在讀取時(shí)，DQS與數(shù)據(jù)信號同時(shí)生成（也是在CK與CK#的交叉點(diǎn)）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，DQS生成時(shí)，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，由于預(yù)取的原因，實(shí)際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對tAC也有一定的要求，對于DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，有關(guān)它們的時(shí)序圖示見前文，其中CL里包含了一段DQS 的導(dǎo)入期。

DQS 在讀取時(shí)與數(shù)據(jù)同步傳輸，那么接收時(shí)也是以DQS的上下沿為準(zhǔn)嗎？不，如果以DQS的上下沿區(qū)分?jǐn)?shù)據(jù)周期的危險(xiǎn)很大。由于芯片有預(yù)取的操作，所以輸出時(shí)的同步很難控制，只能限制在一定的時(shí)間范圍內(nèi)，數(shù)據(jù)在各I/O端口的出現(xiàn)時(shí)間可能有快有慢，會與DQS有一定的間隔，這也就是為什么要有一個(gè)tAC規(guī)定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時(shí)，芯片不再自己生成DQS，而以發(fā)送方傳來的DQS為基準(zhǔn)，并相應(yīng)延后一定的時(shí)間，在DQS的中部為數(shù)據(jù)周期的選取分割點(diǎn)（在讀取時(shí)分割點(diǎn)就是上下沿），從這里分隔開兩個(gè)傳輸周期。這樣做的好處是，由于各數(shù)據(jù)信號都會有一個(gè)邏輯電平保持周期，即使發(fā)送時(shí)不同步，在DQS上下沿時(shí)都處于保持周期中，此時(shí)數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性無疑是最高的。

在寫入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿

3.容量的計(jì)算

上圖為X8data的單顆DDR3架構(gòu)圖，行（Row）地址線復(fù)用14根，列（Column）地址線復(fù)用10根，Bank數(shù)量為8個(gè)，IO Buffer 通過8組數(shù)位線（DQ0-DQ7）來完成對外的通信，故此單顆DDR3芯片的容量為2的14次方乘2的10次方乘8乘8，結(jié)果為1Gbit，因?yàn)?B包含8bit，1GB/8=128MB。

如果我們要做成容量為1GB的內(nèi)存條則需要8顆這樣的DDR3內(nèi)存芯片，每顆芯片含8根數(shù)位線（DQ0-DQ7）則總數(shù)寬為64bit，這樣正好用了一個(gè)Rank。

假果還用128MB的DDR3芯片去做2GB內(nèi)存條，結(jié)果就會有所不同。我們最好選用4根數(shù)位線（DQ0-DQ3），數(shù)量是16顆，這樣也是用了一個(gè)Rank。

在K2的項(xiàng)目中我們要做容量為8GB的內(nèi)存條，則數(shù)量用64顆128M的DDR3，這樣位寬高達(dá)64X4=256bit，要做成4個(gè)Rank。

1．結(jié)構(gòu)框圖：

2．管腳功能描述

3．狀態(tài)圖：

Power on: 上電

Reset Procedure: 復(fù)位過程

Initialization: 初始化

ZQCL: 上電初始化后，用完成校準(zhǔn)ZQ電阻。ZQCL會觸發(fā)DRAM內(nèi)部的校準(zhǔn)引擎，

      一旦校準(zhǔn)完成，校準(zhǔn)后的值會傳遞到DRAM的IO管腳上，并反映為輸出驅(qū)動和ODT阻值。

ZQCS: 周期性的校準(zhǔn)，能夠跟隨電壓和溫度的變化而變化。校準(zhǔn)需要更短的時(shí)間窗口，

      一次校準(zhǔn)，可以有效的糾正最小0.5%的RON和RTT電阻。

Al：Additive latency.是用來在總線上保持命令或者數(shù)據(jù)的有效時(shí)間。

    在ddr3允許直接操作讀和寫的操作過程中，AL是總線上的數(shù)據(jù)出現(xiàn)到進(jìn)入器件內(nèi)部的時(shí)間。

    下圖為DDR3標(biāo)準(zhǔn)所支持的時(shí)間操作。

Write Leveling:為了得到更好的信號完整性，DDR3存儲模塊采取了FLY_BY的拓?fù)浣Y(jié)構(gòu)，

     來處理命令、地址、控制信號和時(shí)鐘。FLY_BY的拓?fù)浣Y(jié)構(gòu)可以有效的減少stub的數(shù)量和他們的長度，

     但是卻會導(dǎo)致時(shí)鐘和strobe信號在每個(gè)芯片上的flight time skew,這使得控制器（FPGA或者CPU）

     很難以保持Tdqss ,tdss和tdsh這些時(shí)序。這樣，ddr3支持write leveling這樣一個(gè)特性，

     來允許控制器來補(bǔ)償傾斜（flight time skew）。存儲器控制器能夠用該特性和從DDR3反饋的數(shù)據(jù)調(diào)成DQS和CK之間的關(guān)系。

     在這種調(diào)整中，存儲器控制器可以對DQS信號可調(diào)整的延時(shí)，來與時(shí)鐘信號的上升邊沿對齊。

     控制器不停對DQS進(jìn)行延時(shí)，直到發(fā)現(xiàn)從0到1之間的跳變出現(xiàn)，然后DQS的延時(shí)通過這樣的方式被建立起來了，由此可以保證tDQSS。

MRS: MODE Register Set, 模式寄存器設(shè)置。為了應(yīng)用的靈活性，不同的功能、特征和模式等在四個(gè)在DDR3芯片上的Mode Register中，

     通過編程來實(shí)現(xiàn)。模式寄存器MR沒有缺省值，因此模式寄存器MR必須在上電或者復(fù)位后被完全初始化，

     這樣才能使得DDR可以正常工作。正常工作模式下，MR也可以被重新寫入。模式寄存器的設(shè)置命令周期，

        tMRD兩次操作的最小時(shí)間，其具體時(shí)序圖，如下圖所示。模式寄存器，分為MR0、MR1、MR2和MR4。

    MR0用來存儲DDR3的不同操作模式的數(shù)據(jù)：包括突發(fā)長度、讀取突發(fā)種類、CAS長度、測試模式、DLL復(fù)位等。

    MR1用來存儲是否使能DLL、輸出驅(qū)動長度、Rtt_Nom、額外長度、寫電平使能等。MR2用來存儲控制更新的特性，

    Rtt_WR阻抗，和CAS寫長度。MR3用來控制MPR。

MPR: Multi-purpose register. 多用途寄存器。MPR的功能是讀出一個(gè)預(yù)先設(shè)定的系統(tǒng)時(shí)序校準(zhǔn)比特序列。

     為了使能MPR功能，需要在MRS的寄存器MR3的A2位寫1，并且在此之前需要將ddr3的所有bank處于idle狀態(tài)；

     一旦MPR被使能后，任何RD和RDA的命令都會被引入到MPR寄存器中，當(dāng)MPR寄存器被使能后，

     除非MPR被禁止（MR3的A2=0），否則就只有RD和RDA被允許。在MPR被使能的時(shí)候，RESET功能是被允許的。

Precharge Power Down: bank在in-progress命令后關(guān)閉

Active Power Down:bank在in-progress命令后依然打開

Idle：所有的bank必須預(yù)先充電，所有時(shí)序滿足，DRAM的ODT電阻，RTT必須為高阻。

  CWL:CAS write latency. 以時(shí)鐘周期為單位，在內(nèi)部寫命令和第一位輸入數(shù)據(jù)的時(shí)間延時(shí)，該單位始終為整數(shù)。

        在操作過程中，所有的寫延時(shí)WL被定義為AL（Additive Latency）+CWL。

Rtt: Dynamic ODT.DDR3引入的新特性。在特定的應(yīng)用環(huán)境下為了更好的在數(shù)據(jù)總線上改善信號完整性，

       不需要特定的MRS命令即可以改變終結(jié)強(qiáng)度（或者稱為終端匹配）。在MR2中的A9和A10位設(shè)置了Rtt_WR。Ddr3中，

       有兩種RTT值是可以選擇的，一種是RTT_Nom,另一種是RTT_WR;Rtt_Nom是在沒有寫命令的時(shí)候被選擇的，

       當(dāng)有了寫命令后，ODT就會變成Rtt_wr，當(dāng)寫命令結(jié)束后，又會回到Rtt_nom。也就是說，RTT在ODT使能后，出現(xiàn)，

       當(dāng)總線上沒有數(shù)據(jù)的時(shí)候，采用的RTT值為RTT_nom;而當(dāng)總線上有了數(shù)據(jù)后，要求此時(shí)的ODT的值為Rtt_wr。

       具體的DDR3的ODT產(chǎn)生時(shí)序見圖2。當(dāng)ODT被使能后，必須要保持高電平ODTH4個(gè)時(shí)鐘周期才可以有效；

       如果寫命令被放入寄存器并且ODT是高，那么ODT必須保持ODTH4或者ODTH8，這樣ODT才可以有效。

ACT = ACTIVATE                        PREA = PRECHARGE ALL                           SRX = 自刷新推出

MPR = 多用處寄存器                 READ = RD，RDS4，RDS8                        WRITE=WR，WRS4，WRS8

MRS=模式寄存器集                   READ AP=RDAP,RDAPS4,RDAPS8               WRITE=WRAP,WRAPS4,WRAPS8

PDE=掉電進(jìn)入                           REF=REFRESH                                           ZQCL=ZQ LONG CALIBRATION

PDX=掉電推出                           RESET=啟動復(fù)位過程                                ZACS=ZA SHORT CALIBTATION

PRE=預(yù)充電                               SRE=自刷新進(jìn)入

4、工作原理

在描述了上述的一些基本概念后，就可以對圖1中的DDR3工作原理進(jìn)行基本的描述了理解了。

首先，芯片進(jìn)入上電，在上電最小為200us的平穩(wěn)電平后，等待500usCKE使能，

在這段時(shí)間芯片內(nèi)部開始狀態(tài)初始化，該過程與外部時(shí)鐘無關(guān)。在時(shí)鐘使能信號前（cke），

必須保持最小10ns或者5個(gè)時(shí)鐘周期，除此之外，還需要一個(gè)NOP命令或者Deselect命令出現(xiàn)在CKE的前面。

然后DDR3開始了ODT的過程，在復(fù)位和CKE有效之前，ODT始終為高阻。

在CKE為高后，等待tXPR(最小復(fù)位CKE時(shí)間)，然后開始從MRS中讀取模式寄存器。

然后加載MR2、MR3的寄存器，來配置應(yīng)用設(shè)置；然后使能DLL，并且對DLL復(fù)位。

接著便是啟動ZQCL命令，來開始ZQ校準(zhǔn)過程。等待校準(zhǔn)結(jié)束后，DDR3就進(jìn)入了可以正常操作的狀態(tài)。

對于基本的配置過程，現(xiàn)在就可以結(jié)束了。下面，結(jié)合CH1的控制器FPGA,說明對DDR3相關(guān)的配置。

上表中MRS可以設(shè)置Mode寄存器值

5. 基本功能

      DDR3 SDRAM是高速動態(tài)隨機(jī)存取存儲器，內(nèi)部配置有8個(gè)BANK。DDR3 SDRAM使用8n預(yù)取結(jié)構(gòu)，以獲得高速操作。8n預(yù)取結(jié)構(gòu)同接口組合起來以完成在I/O腳上每個(gè)時(shí)鐘兩個(gè)數(shù)據(jù)字的傳輸。DDR3  SDRAM的一個(gè)單次讀或?qū)懖僮饔蓛刹糠纸M成：一是在內(nèi)部DRAM核中進(jìn)行的8n位寬四個(gè)時(shí)鐘數(shù)據(jù)傳輸，另一個(gè)是在I/O腳上進(jìn)行的兩個(gè)對應(yīng)n位寬、半時(shí)鐘周期的數(shù)據(jù)傳輸。

       對DDR3 SDRAM的讀寫操作是有方向性的突發(fā)操作，從一個(gè)選擇的位置開始，突發(fā)長度是8或者是一個(gè)以編程序列的長度為4的Chopped突發(fā)方式。操作開始于Active命令，隨后是一個(gè)Read/Write命令。Active命令同時(shí)并發(fā)含帶地址位，以選擇Bank和Row地址（BA0-BA2選擇BANK、A0-A15選擇Row）。而Read/Write命令并發(fā)含帶突發(fā)操作的起始Column地址，并確定是否發(fā)布自動預(yù)充電命令（通過A10）和選擇BC4或BL8模式（通過A12）（如果模式寄存器使能）。

        在正常操作之前，DDR3 SDRAM必要以預(yù)先定義的方式上電和初始化。