數(shù)字電路有三種狀態(tài)：高電平、低電平和高阻狀態(tài)。但有些場合卻不希望出現(xiàn)高阻狀態(tài)，通過上拉電阻或者下拉電阻就可以使電路處于穩(wěn)定的狀態(tài)，具體視設(shè)計要求而定。上下拉電阻的應(yīng)用道理類似，下面就以上拉電阻為例說明：
1.上拉電阻的作用
  ① 當前端邏輯輸出驅(qū)動輸出的高電平低于后級邏輯電路輸入的最低高電平時，就需要在前級的輸入端接上拉電阻，以提高輸出高電平的值；同時提高芯片輸入信號的噪聲容限，以增強抗干擾能力。
  ②為加大高電平輸出時引腳的驅(qū)動能力，有的單片機引腳上也常使用上拉電阻。
  ③OC門必須加上上拉電阻是引腳懸空有確定的狀態(tài)，實現(xiàn)“線與”功能。

  ④在CMOS芯片上，為了防止靜電造成損壞，不用的引腳不能懸空，一般都要接上上拉電阻降低輸入阻抗，提供泄荷通路。
  ⑤引腳懸空比較容易受到外界電磁干擾，加上拉電阻可以提高總線的抗電磁干擾能力。
  ⑥長線傳輸中電阻不匹配容易引起反射波阻抗，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

2.上拉電阻阻滯的選擇原則
上拉電阻阻值的選擇原則包括：
    ①從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)該足夠大。電阻越大，電流越小。
    ②從確保足夠的驅(qū)動電流考慮應(yīng)該足夠小。電阻越小，電流越大。
    ③對于高速電路，過大的上拉電阻可能是邊沿變平緩。   

綜合考慮以上三點，通常在1~10kΩ之間選取。上拉電阻的組織大小主要是要顧及端口低電平吸入電流的能力。例如，在5V電壓下，加1kΩ上拉電阻，將會給端口低電平狀態(tài)增加5mA的吸入電流。在端口能承受的條件下，上拉電阻小一點為好。對下拉電阻也有類似的道理。    

同時對上拉電阻和下拉電阻的選擇應(yīng)結(jié)合開關(guān)管特性和下級電路的輸入特性進行設(shè)定，主要應(yīng)考慮一下幾個元素：
    ①驅(qū)動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅(qū)動能力越強，但是功耗越大，設(shè)計時應(yīng)注意兩者之間的均衡。
    ②下級電路的驅(qū)動需求。同樣以上拉電阻為例，當輸出高電平時，開關(guān)管斷開，上拉電阻應(yīng)適當選擇以能夠向下級電路提供足夠的電流。
    ③高低電平的設(shè)定。不同的電路對高低電平的門檻電壓會有不同，電阻應(yīng)適當設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關(guān)管導通，上拉電阻和開關(guān)管導通電阻分壓值應(yīng)確保在0電平門檻之下。 
    ④頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在這方面的需求。
 

3.OC門上拉電阻值得確定
 OC門輸出高電平時是一個高阻態(tài)，其上拉電流由上拉電阻來提供。電阻應(yīng)選用經(jīng)過計算后與標準值最相近的一個。設(shè)輸入的電流不大于100μA，設(shè)輸出口的驅(qū)動電流約為500μA，標準工作電壓5V。輸入口的高低電平門限為0.8V（低于此值為低電平），高電平門限值為2V，計算方法如下：
    ①500μA×8.4kΩ=4.2V 即選大于8.4kΩ時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅(qū)動電流較大，則組織可見小，保證下拉時能低于0.8V即可。

    ②當輸出高電平時，忽略管子的漏電流，兩輸入口需要200μA。200μA×15kΩ=3V即上拉電阻壓降為3V，輸出口可達到2V，次阻值為最大阻值，再大就拉不到2V了。選10kΩ即可。
    上述僅僅是原理,用一句話可概括為：輸出高電平是要有足夠的電流給后面的輸入口，輸出低電平要限制住吸入電流的大小