時鐘信號產(chǎn)生電路

先看圖1中的兩個時鐘電路，不用我說，相信讀者一眼就可以看得出來，左邊的那個是有源晶振電路，右邊的是無源晶振電路。

圖1 兩個時鐘電路

振蕩器就是可以產(chǎn)生一定頻率的交變電流信號的電路

晶體振蕩器，簡稱晶振，是利用了晶體的壓電效應制造的，當在晶片的兩面上加交變電壓時，晶片會反復的機械變形而產(chǎn)生振動，而這種機械振動又會反過來產(chǎn)生交變電壓。當外加交變電壓的頻率為某一特定值時，振幅明顯加大，比其它頻率下的振幅大得附加外部時鐘電路，一般是一個放大反饋電路，只有一片晶振是不能實現(xiàn)震蕩的多，產(chǎn)生共振，這種現(xiàn)象稱為壓電諧。

晶振相對于鐘振而言其缺陷是信號質量較差，通常需要精確匹配外圍電路（用于信號匹配的電容、電感、電阻等），更換不同頻率的晶體時周邊配置電路需要做相應的調(diào)整。

如果把完整的帶晶體的振蕩電路集成在一塊，可能再加點其它控制功能集成到一起，封裝好，引幾個腳出來，這就是有源晶振，時鐘振蕩器，或簡稱鐘振。英文叫Oscillator，而晶體則是Crystal?？梢哉fOscillator是Crystal經(jīng)過深加工的產(chǎn)品，而Crystal是原材料。好多鐘振一般還要做一些溫度補償電路在里面。讓振蕩頻率能更加準確。

相對于無源晶體，有源晶振的缺陷是其信號電平是固定的，需要選擇好合適輸出電平，靈活性較差，而且價格高。

典型無源晶振電路

圖2是典型的無源晶振電路。

圖2 典型的無源晶振電路

與晶振并聯(lián)的電阻R4是反饋電阻，是為了保證反相器輸入端的工作點電壓在VDD/2，這樣在振蕩信號反饋在輸入端時，能保證反相器工作在適當?shù)墓ぷ鲄^(qū)。雖然去掉該電阻時，振蕩電路仍工作了。但是如果從示波器看振蕩波形就會不一致了，而且可能會造成振蕩電路因工作點不合適而停振。所以千萬不要省略此電阻。這個電阻是為了使本來為邏輯反相器的器件工作在線性區(qū)，以獲得增益，在飽和區(qū)是沒有增益的， 沒有增益是無法振蕩的。如果用芯片中的反相器來作振蕩，必須外接這個電阻，對于CMOS而言可以是1M以上，對于TTL則比較復雜，視不同類型(S，LS…)而定。如果是芯片指定的晶振引腳，如在某些微處理器中，常?？梢圆患樱驗樾酒瑑?nèi)部已經(jīng)制作了，要仔細閱讀DATA SHEET的有關說明。

• 與晶振串聯(lián)的電阻的作用

和晶振的串聯(lián)電阻（R3）常用來預防止晶振被過分驅動。晶振過分驅動的后果是將逐漸損耗減少晶振的接觸電鍍，這將引起頻率的上升，并導致晶振早期失效。如何判斷晶振是否被過分驅動？ 電阻RS常用來防止晶振被過分驅動。過分驅動晶振會漸漸損耗減少晶振的接觸電鍍，這將引起頻率的上升?？捎靡慌_示波器檢測OSC輸出腳，如果檢測一非常清晰的正弦波，且正弦波的上限值和下限值都符合時鐘輸入需要，則晶振未被過分驅動；相反，如果正弦波形的波峰，波谷兩端被削平，而使波形成為方形，則晶振被過分驅動。這時就需要用電阻RS來防止晶振被過分驅動。判斷電阻RS值大小的最簡單的方法就是串聯(lián)一個5k或10k的微調(diào)電阻，從0開始慢慢調(diào)高，一直到正弦波不再被削平為止。通過此辦法就可以找到最接近的電阻RS值。

• 晶振兩個引腳兩個電容的作用

這兩個電容（C1，C2）叫晶振的負載電容，分別接在晶振的兩個腳上和對地的電容，一般在幾十皮法。它會影響到晶振的諧振頻率和輸出幅度，一般訂購晶振時候供貨方會問你負載電容是多少。

晶振的負載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd，Cg為分別接在晶振的兩個腳上和對地的電容，Cic（集成電路內(nèi)部電容）+△C（PCB上電容）經(jīng)驗值為3至5pf。 

這兩個電容串聯(lián)的值是并聯(lián)在諧振回路上的，會影響振蕩頻率。當兩個電容量相等時，反饋系數(shù)是 0.5，一般是可以滿足振蕩條件的，但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對地電容量，而增加輸出端的值以提高反饋量。

時鐘緩沖器（Clock Buffer）

輸出緩沖器的作用是加強時鐘發(fā)生器的帶負載能力，同時減少負載對時鐘發(fā)生器的干擾和影響。時鐘發(fā)生器可以選用芯片廠商的專用IC來實現(xiàn)，也可以采用分立元件進行設計。

 圖3是我公司在某款Wi-Fi產(chǎn)品的設計中采用的時鐘緩沖電路。CY-2308是雙邊、通用零延遲緩存器，可用在需要嚴格輸入-輸出及輸出-輸出斜率的各種時鐘分配應用中。

圖3 時鐘緩沖器CY-2308

圖4是我公司在另外一款產(chǎn)品的開發(fā)中設計的分立元件時鐘緩沖電路，其中的DNS意思為Design not Stuff。經(jīng)實際產(chǎn)品檢驗，效果良好。

圖4 分立元件時鐘緩沖電路

時鐘電路的EMC問題

對于任何數(shù)字信號，絕大部分能量都集中在轉折頻率以下，而轉折頻率與其數(shù)字邊沿的上升和下降時間有關，而與其時鐘速率無關。

濾波是最常用來降低信號波形的邊緣速度的方法，也就是在信號路徑中加上5到15pF的電容器，用以平緩信號的邊緣速度。通常工程師會在電路設計中，靠近信號源頭的位置，預留這些電容器的安裝位置，到發(fā)生EMI問題時，再將電容器裝置上去。若時鐘電路采用串接式的終端電阻，濾波電容器裝在電阻的兩側皆可，但為了獲得最佳的信號終結與保持信號的完整性，濾波電容建議裝在終端電阻之后靠信號來源的這一側。

時鐘電路的端接電阻

串行端接是通過在盡量靠近源端的位置串行插入一個電阻RS（典型10Ω到75Ω）到傳輸線中來實現(xiàn)的，如圖5所示。串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動源的輸出阻抗應大于等于傳輸線阻抗（輕微過阻尼）。

圖5 串行端接電阻

這種策略通過使源端反射系數(shù)為零從而抑制從負載反射回來的信號（負載端輸入高阻，不吸收能量）再從源端反射回負載端。串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。當驅動高容性負載時可提供限流作用，這種限流作用可以幫助減小地彈噪聲。

• 多負載的端接

在實際電路中常常會遇到單一驅動源驅動多個負載的情況，這時需要根據(jù)負載情況及電路的布線拓撲結構來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。如果多個負載之間的距離較近，可通過一條傳輸線與驅動端連接，負載都位于這條傳輸線的終端，這時只需要一個端接電路。如采用串行端接，則在傳輸線源端加入一串行電阻即可，如圖6所示。如采用并行端接（以簡單并行端接為例），則端接應置于離源端距離最遠的負載處，同時，線網(wǎng)的拓撲結構應優(yōu)先采用菊花鏈的連接方式。

圖6 多負載端接

如果多個負載之間的距離較遠，需要通過多條傳輸線與驅動端連接，這時每個負載都需要一個端接電路。如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻，如圖a 所示。如采用并行端接（以簡單并行端接為例），則應在每一負載處都進行端接，如圖b 所示。

時鐘電路設計筆記

• 設計時鐘時需要注意什么問題？

時鐘電路走線不能直接分叉，必要時要加時鐘Buffer

• 還有呢？

PCB布線時不能拐直角

最好部在電源層和地層之間

到各個器件的距離最好差不多

時鐘線應該盡量短，必要時可以用地線將時鐘區(qū)圈起來

• 補充一點

要加始端串聯(lián)匹配電阻