|
隨著實(shí)時(shí)信號(hào)處理的速率不斷加快，數(shù)字電路系統(tǒng)的時(shí)鐘頻率也隨之增加。同時(shí)，半導(dǎo)體工藝的改進(jìn)，也使得電路系統(tǒng)中信號(hào)邊沿速率提升到ns級(jí)甚至更高的級(jí)別?？焖俚男盘?hào)邊沿變化使得電路信號(hào)產(chǎn)生振鈴、反射、串?dāng)_、地彈等許多信號(hào)完整性問題。而且，這個(gè)問題越來越嚴(yán)重。隨著電路中器件和芯片工作環(huán)境的惡化，電源受到的影響非常嚴(yán)重，電源系統(tǒng)的電磁兼容性設(shè)計(jì)變得更加富有挑戰(zhàn)性。研究電源系統(tǒng)的電磁兼容性設(shè)計(jì)非常有必要而且非常緊迫。 電磁兼容的相關(guān)知識(shí) 國(guó)家標(biāo)準(zhǔn)GB/T4765—1995《電磁兼容術(shù)語》對(duì)電磁兼容所下的定義：“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對(duì)該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。” 1 電源系統(tǒng)的電磁干擾方式 電源干擾的復(fù)雜性原因之一是包含了許多可變的因素。首先，電源干擾可以以“共模”或“差模”方式存在，這是根據(jù)電磁干擾噪聲對(duì)于電路作用的形態(tài)來進(jìn)行劃分的，如圖1所示。任何電路中都存在共模和差模電流。共模和差模電流決定了傳播的電磁能量的大小。如果給定一對(duì)導(dǎo)線，一個(gè)返回參考平面，那么這兩種模式中至少有一種將會(huì)存在，但通常是共存。一般來說，差模信號(hào)攜帶數(shù)據(jù)或有用信息，而共模信號(hào)是差模信號(hào)的負(fù)面效果，不包含有用信息，是輻射的主要來源，解決起來相當(dāng)?shù)穆闊?/p> 圖1共模與差模干擾示意圖 2 電源系統(tǒng)的電磁干擾類型 造成電源干擾復(fù)雜性的第二個(gè)原因是干擾表現(xiàn)的形式很多，從持續(xù)期很短的尖峰干擾直至電網(wǎng)完全失電，其中也包括了電壓的變化（如電壓跌落、浪涌和中斷）、頻率變化、波形失真（包括電壓和電流的）、持續(xù)噪聲或雜波，以及瞬變等。我們根據(jù)國(guó)內(nèi)外的抗擾度測(cè)試的一系列標(biāo)準(zhǔn)和實(shí)際應(yīng)用中常常出現(xiàn)的問題，總結(jié)了電源干擾的常見起因，如表1所示。
3 電磁干擾的途徑 從電磁兼容標(biāo)準(zhǔn)來說，電磁干擾基本上被分成傳導(dǎo)噪聲和輻射噪聲。這也是一種直觀分類，一種是接觸性的干擾，一種是非接觸性。電磁干擾就其實(shí)際作用于電路的機(jī)理有四種傳輸方式：傳導(dǎo)耦合，電磁場(chǎng)耦合，磁場(chǎng)耦合和電場(chǎng)耦合，如圖2所示。 圖2耦合方式
4 抗干擾措施 因?yàn)橹绷鞣€(wěn)壓電源既是一個(gè)敏感器件也是一個(gè)噪聲源，因此我們就有如下的濾波策略：一個(gè)是對(duì)電源系統(tǒng)的前端入口處進(jìn)行濾波。因?yàn)橥饨鐚?duì)電源系統(tǒng)的影響基本上都是通過入口的電源線引入到電源系統(tǒng)中的。無論是傳導(dǎo)噪聲，還是輻射噪聲都是會(huì)耦合到電源線上。因此，該處的濾波要精心處理。二是電源系統(tǒng)的出口，一般來說，這里不應(yīng)該有太多問題，因?yàn)槲覀冞x擇和設(shè)計(jì)電源時(shí)，都要基于一定的參數(shù)和性能指標(biāo)。但是為了解如何能夠達(dá)到最佳的電源性能，需要考慮出口的濾波性能。 如圖3所示是對(duì)所有可能噪聲干擾路徑的噪聲抑制的方法。這就分成兩種方法，一種是EMI濾波器，一種是屏蔽。屏蔽更多是涉及到機(jī)殼整體的機(jī)械結(jié)構(gòu)設(shè)計(jì)，往往對(duì)系統(tǒng)的布局布置有更多考慮。從電路設(shè)計(jì)的角度，我們更多的是要考慮EMI濾波器。因?yàn)楦鼮閺V泛的干擾都是從線路上溢出或是從線路上的耦合中產(chǎn)生的，因此在線路上的濾波對(duì)輻射的抑制效果更明顯一點(diǎn)。 5 電源系統(tǒng)的板級(jí)電磁兼容設(shè)計(jì) 在電源設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)就是電源系統(tǒng)的板級(jí)電路設(shè)計(jì)問題，這也是從電源技術(shù)的選擇、電源架構(gòu)的搭建、電源器件的定型，以及電源濾波的設(shè)計(jì)等一系列的概念設(shè)計(jì)（原理設(shè)計(jì)）問題走向了最終的物理實(shí)現(xiàn)（PCB 設(shè)計(jì)）的過程。 在設(shè)計(jì)數(shù)字電路系統(tǒng)中，我們要通過電源分配系統(tǒng)（Power Distribution System）達(dá)到兩個(gè)基本的目的：為數(shù)字信號(hào)轉(zhuǎn)換提供穩(wěn)定的電壓參考，為所有邏輯器件分配電源。 在實(shí)際的電路設(shè)計(jì)中，要達(dá)到這兩個(gè)目的已經(jīng)越來越復(fù)雜了。在高速數(shù)字電路系統(tǒng)中，信號(hào)完整性問題變得非常的突出。一個(gè)非常重要的問題就是電源分配系統(tǒng)的軌道塌陷（Rail Collapse）。由于電源技術(shù)呈現(xiàn)出低電壓、開關(guān)電源開關(guān)頻率高頻化等一些不利于解決信號(hào)完整性的狀況，電源完整性被作為一個(gè)新的研究方向被提了出來。 通常電源完整性問題主要有兩個(gè)途徑來解決：優(yōu)化電路板的層疊設(shè)計(jì)及布局布線和增加去耦電容。下面主要介紹增加去耦電容的方法。 1去耦的原理 去耦電容就像是靠近需求點(diǎn)的能量存儲(chǔ)器一樣。通過在器件附近的電源和地之間添加去耦電容，可在快速突發(fā)周期內(nèi)來提供獨(dú)立于電源的能量，通過足夠的儲(chǔ)量保證所需要的電壓對(duì)于一個(gè)給定的電流 I，紋波電壓或電壓降可以用公式（1）表述：
隨著電路系統(tǒng)時(shí)鐘頻率的增加，很多情況就不能按照理想的電容器來考慮了。一個(gè)實(shí)際的電容不論是陶瓷電容還是電解電容，都可以被簡(jiǎn)化成一個(gè)串聯(lián)RLC的模型。一個(gè)電容模型包括自身的電容C，還包括了等效的串聯(lián)電感 ESL 和等效串聯(lián)電阻ESR這兩個(gè)重要的參數(shù)。這個(gè)串聯(lián)模型的阻抗幅值是：
等效串聯(lián)電阻和等效串聯(lián)電感都是實(shí)際電容的寄生參數(shù)。
電容的諧振頻率為：
在這一諧振頻率上，電容可達(dá)到最小的阻抗。去耦就是利用電容在一定的頻率范圍內(nèi)，特別是在諧振頻率附近，電容能夠?qū)ν獬尸F(xiàn)一個(gè)較低的阻抗（盡管可能是容性或者感性），為該頻率范圍內(nèi)的噪聲在電源和地之間提供一個(gè)阻抗的通路，從而確保IC電源的穩(wěn)定。 現(xiàn)在讓我們定性的查看一下數(shù)字電源分布系統(tǒng)的ESL的效應(yīng)。
 （6）公式（5）說明了電流I的變化會(huì)造成電源分布系統(tǒng)電壓V的下降。在大多數(shù)的CMOS電路中，IC在晶體管開關(guān)的時(shí)候汲取電流，這就意味著當(dāng)IC開關(guān)，電流上就有一個(gè)變化，這就導(dǎo)致電源分布系統(tǒng)中的紋波。正如前所證明的，PDS中的紋波會(huì)造成系統(tǒng)的錯(cuò)誤。要減少高頻下的這些錯(cuò)誤，就要盡可能的使用最低ESL的去耦電容。從公式（6）可以很明顯地看出來，ESL的減少會(huì)帶來電壓V的減小，即是紋波電壓的減小。 對(duì)于ESR來說也是同樣的，如果要更有效的對(duì)一個(gè)電源分布系統(tǒng)去耦，使用一個(gè)ESR盡可能小的電容會(huì)更有效果。為了便于說明，我們將實(shí)際的寄生電阻ESR寫到公式（2）中：
2去耦電容的選擇 在低頻范圍（幾十MHz），電容呈現(xiàn)容性，高電容（并且有著低的ESR）將會(huì)有助于減少紋波噪聲。添加去耦電容可以在一個(gè)特定的頻率內(nèi)減小紋波電壓： 其中，dt等于最慢的瞬態(tài)電流的上升時(shí)間（低頻）。假設(shè)有一個(gè)2A的瞬態(tài)電流，電壓整流模塊會(huì)在15μs內(nèi)響應(yīng)。電源分布系統(tǒng)1.8V的電源供電電壓保持在5%的范圍內(nèi)。需要的大電容估算是：
顯然，要找到333μF的陶瓷電容是并不容易的。設(shè)計(jì)者必須找到一個(gè)合適的電容，對(duì)其進(jìn)行并聯(lián)放置以達(dá)到所需要的電容和目標(biāo)阻抗。添加電容的ESL不在去耦中起到主要的作用，但是設(shè)計(jì)者還是應(yīng)該盡可能選擇比較小的值，這樣能夠在比較寬的頻率范圍內(nèi)減少阻抗。這樣有助于減少板上的去耦電容的數(shù)量。 在高頻（幾百M(fèi)Hz）范圍內(nèi)，采用減少寄生電感的方式比提高電容值更有效一些。限制最大的電感量可以使紋波電壓達(dá)到最小：
其中，dt是瞬態(tài)電流的最快上升時(shí)間。假設(shè)一個(gè)2A的電流有著1ns的上升時(shí)間，電源分布系統(tǒng)保證1.8V電源供電5%以內(nèi)的紋波。允許的電感量估算如下：
現(xiàn)在要找到一個(gè)ESL為45pH的表貼陶瓷電容還是比較困難的，普通的表貼電容的寄生電感還是nH級(jí)的。反之來說，設(shè)計(jì)者要想達(dá)到這一電感量和目標(biāo)阻抗，首先要選擇一個(gè)寄生電感足夠小的電容（在較高頻率的去耦方面，電容量的選擇并不起到首要的作用，但是假如給定了最低的ESL，我們必須選擇最高的可能容值。因?yàn)檫@樣能夠在較寬的頻率范圍內(nèi)減小阻抗值）。足夠數(shù)量的低電感電容必須被并聯(lián)放置，但是往往需要放置的電容比電路板空間所允許的更多。 6 去耦電容的PCB設(shè)計(jì) 在印制電路板上，芯片-盤墊-走線所形成的環(huán)路電流所造成的電感則大得多。連接去耦電容到電源軌道的走線電感要比電容上的寄生電感明顯要大。通常的經(jīng)驗(yàn)數(shù)據(jù)是走線電感為10nH/in.。因此當(dāng)其被安裝到這種高電感的安裝結(jié)構(gòu)中，一個(gè)低電感電容的高頻去耦性能會(huì)顯著的降低。普通的表貼電容的ESL基本都是nH級(jí)的，而走線、焊盤設(shè)計(jì)所帶來的寄生電感的增加要比電容自身的 ESL 明顯得多。在現(xiàn)在的高頻去耦應(yīng)用中，最小化環(huán)路電感也是至關(guān)重要的。一種最小化環(huán)路電感的方式是減少環(huán)路區(qū)域的大小。對(duì)布局來說，將電源軌道走得越近越好，甚至是將電源軌道走在IC之下，這樣就可以減少環(huán)路區(qū)域的面積。盡管如此，對(duì)高頻去耦來說，其性能還是會(huì)受限于走線和電源軌道的電感。通過使用過孔在盤墊中的方式，環(huán)路電感還可以進(jìn)一步的降低。 在最優(yōu)的盤墊設(shè)計(jì)下，主導(dǎo)電感的是過孔和電容的高度。過孔就像是一個(gè)天然的電感線圈一樣。過孔的電感值正比于其長(zhǎng)度和直徑。通過一個(gè)過孔（8mil）穿過60mil的電路板連接一個(gè)去耦電容能夠增加1nH的電感。此外，電流傳送的垂直距離會(huì)增加環(huán)路的大小從而增加電感量。最優(yōu)的盤墊設(shè)計(jì)和最小化電容頂部到電源和地層的距離，這樣和去耦電容相關(guān)的電感就被減到最小。 7 結(jié)語 電源分布系統(tǒng)的低阻抗設(shè)計(jì)是保證電源系統(tǒng)穩(wěn)定和系統(tǒng)電磁兼容性的重要因素。當(dāng)然，電源分布系統(tǒng)設(shè)計(jì)問題并不止包括低阻抗設(shè)計(jì)、去耦電容這些問題，更有多電源層的排布、電源層面的分割與隔離，以及電源層面的20H原則，等等 |
|
|
